電荷泵電路和鎖相環(huán)電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本公開在此主要涉及一種電荷栗電路和一種鎖相環(huán)電路。
【背景技術(shù)】
[0002]電荷栗電路已經(jīng)被熟知用于PLL (鎖相環(huán))電路中，PLL電路通過使輸入時(shí)鐘頻率乘以一特定比率而生成高時(shí)鐘頻率信號(hào)(例如，見專利文件I)。
[0003]圖1為說明在專利文件I中公開的電荷栗電路的配置圖。電荷栗電路I包括與電位VDD相連接的恒定電流源11和與電位VSS相連接的恒定電流源12。當(dāng)pMOS晶體管MPl導(dǎo)通時(shí)，電荷栗電路I從恒定電流源Il經(jīng)由節(jié)點(diǎn)2釋放電流給下一級(jí)的環(huán)路濾波器，且當(dāng)nMOS晶體管麗I導(dǎo)通時(shí)，電荷栗電路I從下一級(jí)的環(huán)路濾波器經(jīng)由節(jié)點(diǎn)2引入電流到恒定電流源12。另外，電荷栗電路I包括:與pMOS晶體管MPl的動(dòng)作反向地進(jìn)行動(dòng)作的pMOS晶體管MP2 ;以及與nMOS晶體管麗I的動(dòng)作反向地進(jìn)行動(dòng)作的nMOS晶體管麗2。
[0004]當(dāng)pMOS晶體管MPl和MP2之一導(dǎo)通時(shí)，如果節(jié)點(diǎn)NI的電位波動(dòng)，則在恒定電流源Il的恒定電流中會(huì)產(chǎn)生誤差。同樣地，當(dāng)nMOS晶體管麗I和麗2之一導(dǎo)通時(shí)，如果節(jié)點(diǎn)N2的電位波動(dòng)，則在恒定電流源12的恒定電流中會(huì)產(chǎn)生誤差。為了減小這些誤差，電荷栗電路I通過放大器4使節(jié)點(diǎn)2的電壓和節(jié)點(diǎn)3的電壓彼此相等，以使節(jié)點(diǎn)NI總有恒定電位且使節(jié)點(diǎn)N2總有恒定電位。
[0005][現(xiàn)有技術(shù)文件]
[0006][專利文件]
[0007][專利文件I]公開號(hào)為2011-130518的日本早期公開專利
[0008]然而，在常規(guī)的技術(shù)中，為了使節(jié)點(diǎn)2的電壓和節(jié)點(diǎn)3的電壓彼此相等，放大器4的輸出作為反饋與其輸入連接。因此，由于放大器4的偏差和延遲跟隨性，存在在節(jié)點(diǎn)2和節(jié)點(diǎn)3之間產(chǎn)生電位差的情況。
[0009]因此，當(dāng)pMOS晶體管MPl和MP2中的一個(gè)導(dǎo)通而另一個(gè)關(guān)斷時(shí)，如果節(jié)點(diǎn)NI的電位由于節(jié)點(diǎn)2和節(jié)點(diǎn)3之間的電位差而波動(dòng)，則恒定電流源Il的兩個(gè)端子之間的電壓持續(xù)波動(dòng)，并因此，在恒定電流源Il的恒定電流中產(chǎn)生的誤差可能不會(huì)充分地減小。
[0010]同樣的，當(dāng)nMOS晶體管麗I和麗2中的一個(gè)導(dǎo)通而另一個(gè)關(guān)斷時(shí)，如果節(jié)點(diǎn)N2的電位由于節(jié)點(diǎn)2和節(jié)點(diǎn)3之間的電位差而波動(dòng)，則恒定電流源12的兩個(gè)端子之間的電壓持續(xù)波動(dòng)，并因此，在恒定電流源12的恒定電流中產(chǎn)生的誤差可能不會(huì)充分地減小。
[0011]因此，本發(fā)明的目的是提供在晶體管的動(dòng)作是反向的時(shí)能夠抑制恒定電流電路的兩個(gè)端子之間的電壓波動(dòng)的電荷栗電路和PLL電路。

【發(fā)明內(nèi)容】

[0012]根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，一種電荷栗電路包括:恒定電流電路，其被配置為具有與電源節(jié)點(diǎn)相連接的一個(gè)端子；第一節(jié)點(diǎn)，其被配置為輸入或輸出電流；第二節(jié)點(diǎn)，其被配置為與所述第一節(jié)點(diǎn)的電位差被設(shè)定為小于或等于預(yù)定值；第一晶體管，其被配置為具有與所述第一節(jié)點(diǎn)相連接的一個(gè)端子；第二晶體管，其被配置為具有與所述第二節(jié)點(diǎn)相連接的一個(gè)端子，且被配置為與所述第一晶體管的動(dòng)作反向地進(jìn)行動(dòng)作；以及第三晶體管，其被配置為連接在連接節(jié)點(diǎn)和所述恒定電流電路的另一個(gè)端子之間，所述第一晶體管的另一個(gè)端子和所述第二晶體管的另一個(gè)端子連接至所述連接節(jié)點(diǎn)，其中，所述第三晶體管具有與恒定電壓源相連接的柵極，且起到恒定電流源的作用。
[0013]根據(jù)本發(fā)明的至少一個(gè)實(shí)施例，即使連接節(jié)點(diǎn)的電位波動(dòng)，但因?yàn)楹愣娏麟娐返牧硪欢俗拥碾妷菏欠€(wěn)定的，所以在晶體管的動(dòng)作是反向的時(shí)能夠抑制恒定電流電路的兩個(gè)端子之間的電壓波動(dòng)。
【附圖說明】
[0014]圖1為示出專利文件I中公開的電荷栗電路的配置圖；
[0015]圖2為示出依據(jù)實(shí)施例的電荷栗電路的例子的配置圖；
[0016]圖3為示出在MOS (金屬氧化物半導(dǎo)體)晶體管中漏極和源極之間的電壓Vds和漏極電流Id之間的關(guān)系的例子的圖；
[0017]圖4為示出依據(jù)實(shí)施例的電荷栗電路的例子的一部分的配置圖；
[0018]圖5為示出依據(jù)實(shí)施例的電荷栗電路的例子的一部分的配置圖；
[0019]圖6為示出依據(jù)實(shí)施例的PLL電路的例子的配置圖；
[0020]圖7為示出在依據(jù)實(shí)施例的PLL電路中設(shè)置的壓控振蕩器中作為輸入接收的輸出電壓Vout和待輸出的輸出頻率信號(hào)fout之間的關(guān)系的例子的圖；
[0021]圖8為示出依據(jù)實(shí)施例，由于PLL電路被起動(dòng)而在PLL電路中設(shè)置的壓控振蕩器中作為輸入接收的輸出電壓Vout的時(shí)間波形的例子的圖；以及
[0022]圖9為示出依據(jù)實(shí)施例的電荷栗電路的動(dòng)作的例子的脈沖波形圖。
【具體實(shí)施方式】
[0023]圖2為示出電荷栗電路(下文中被稱為CP電路)10的例子的配置圖。CP電路10是如下電路的一個(gè)例子:當(dāng)晶體管S31導(dǎo)通時(shí)，該電路從晶體管M31經(jīng)由節(jié)點(diǎn)A釋放電流至在下一級(jí)的環(huán)路濾波器；且當(dāng)晶體管S32導(dǎo)通時(shí)，該電路從在下一級(jí)的環(huán)路濾波器經(jīng)由節(jié)點(diǎn)A引入電流到晶體管M33。
[0024]CP電路10包括晶體管M31、節(jié)點(diǎn)A、節(jié)點(diǎn)B、晶體管S31、晶體管S31b和晶體管M32。
[0025]晶體管M31是具有與電源節(jié)點(diǎn)50相連接的一個(gè)端子的恒定電流電路的一個(gè)例子。例如，晶體管M31是作為恒定電流源進(jìn)行動(dòng)作的P溝道MOS晶體管，且使其源極與電源節(jié)點(diǎn)50連接，使其柵極與恒定電壓源60連接。
[0026]電源節(jié)點(diǎn)50是輸出直流電源電壓VCC的電源節(jié)點(diǎn)的一個(gè)例子，且是一個(gè)取實(shí)際恒定電位的高電源電位部。恒定電壓源60是輸出比電源電壓VCC的電壓低的恒定電壓VGl的恒定電壓源的一個(gè)例子。
[0027]節(jié)點(diǎn)A是輸入或輸出電流的第一節(jié)點(diǎn)的例子，且節(jié)點(diǎn)B是與第一節(jié)點(diǎn)的電位差被設(shè)定為小于或等于預(yù)定值的第二節(jié)點(diǎn)的例子。例如，在圖2的情況中，通過晶體管MC1、MC2和MD，節(jié)點(diǎn)B與節(jié)點(diǎn)A的電位差被設(shè)定為小于或等于預(yù)定值(具體地，O或O附近的一個(gè)值)。并不限于晶體管MCl、MC2和MD使節(jié)點(diǎn)A和節(jié)點(diǎn)B之間的電位差被設(shè)定為預(yù)定值以下，而是也可以通過另外的配置來實(shí)現(xiàn)。晶體管MC1、MC2和MD稍后將被描述。
[0028]晶體管S31是具有與第一節(jié)點(diǎn)相連接的一個(gè)端子的第一晶體管的例子。例如，晶體管S31是作為開關(guān)進(jìn)行動(dòng)作的P溝道MOS晶體管，且使其漏極與節(jié)點(diǎn)A相連接。
[0029]晶體管S31b具有與第二節(jié)點(diǎn)連接的一個(gè)端子，且是與第一晶體管的動(dòng)作反向地進(jìn)行動(dòng)作的第二晶體管的例子。例如，晶體管S31b是作為開關(guān)進(jìn)行動(dòng)作的P溝道MOS晶體管，且使其漏極與節(jié)點(diǎn)B連接。當(dāng)晶體管S31從關(guān)斷切換為導(dǎo)通時(shí)，晶體管S31b從導(dǎo)通切換為關(guān)斷，且當(dāng)晶體管S31從導(dǎo)通切換到關(guān)斷時(shí)，晶體管S31b從關(guān)斷切換到導(dǎo)通。
[0030]晶體管M32是連接在連接節(jié)點(diǎn)和恒定電流電路的另一個(gè)端子之間的第三晶體管的例子，第一晶體管的另一個(gè)端子和第二晶體管的另一個(gè)端子連接至該連接節(jié)點(diǎn)。例如，晶體管M32連接在連接節(jié)點(diǎn)C和晶體管M31的漏極之間，并且是作為恒定電流源進(jìn)行動(dòng)作的P溝道MOS晶體管。例如，晶體管M32使其源極與晶體管M31的漏極相連接，且使其柵極與恒定電壓源61相連接。
[0031]連接節(jié)點(diǎn)C是晶體管S31的源極和晶體管S31b的源極所連接至的連接節(jié)點(diǎn)的例子。恒定電壓源61是不同于恒定電壓源60的恒定電壓源的一個(gè)例子，并且例如輸出比恒定電壓VGl小的恒定電壓VGlc (VGl > VGlc)。
[0032]晶體管M32使其柵極與恒定電壓源61相連接，且起到恒定電流源的作用。因此，如果晶體管M32的漏極和源極之間的電壓Vds由于與晶體管M32的漏極連接的連接節(jié)點(diǎn)C的電位的波動(dòng)而波動(dòng)，則晶體管M32的柵極和源極之間的電壓Vgs實(shí)際上保持恒定。這是因?yàn)榫w管M32在飽和區(qū)S2(見圖3)內(nèi)動(dòng)作以起到恒定電流源的作用，以使恒定漏極電流Id流出，因此，即使電壓Vds波動(dòng)，晶體管M32的柵極和源極之間的電壓Vgs也與晶體管M32的恒定閾值電壓Vth相等。
[0033]注意，圖3是示出當(dāng)電壓Vgs具有預(yù)定恒定值(彡閾值電壓Vth)時(shí)電壓Vds和漏極電流Id之間的關(guān)系的例子的圖。對(duì)于電壓Vgs的值通過Vds = Vgs-Vth，線性區(qū)SI與飽和區(qū)S2分開，在線性區(qū)SI當(dāng)電壓Vds增加時(shí)漏極電流Id也增加，在飽和區(qū)S2中當(dāng)電壓Vds增加時(shí)漏極電流Id實(shí)際上是恒定的。
[0034]因此，如圖4所示，即使晶體管M32的漏極(連接節(jié)點(diǎn)C)的電位波動(dòng)，晶體管M31的漏極電壓也具有恒定電壓值(VGlc+Vth)。因此，施加在晶體管M31的兩個(gè)端子之間或者漏極和源極之間的電壓Vdsl是恒定電壓值(VCC-(VGlc+Vth))。
[0035]S卩，在圖2中，當(dāng)晶體管S31和S31b中的一個(gè)導(dǎo)通而另一個(gè)關(guān)斷時(shí)，即使連接節(jié)點(diǎn)C的電位波動(dòng)，CP電路10也能夠抑制晶體管M31的兩個(gè)端子之間的電壓Vdsl的波動(dòng)。因此，例如，當(dāng)晶體管S31和S31b中的一個(gè)導(dǎo)通而另一個(gè)關(guān)斷時(shí)，CP電路10能夠防止流入晶體管M31的恒定電流由于晶體管M31的兩個(gè)端子之間的電壓Vdsl的波動(dòng)而波動(dòng)，且能夠充分地減小在流入晶體管M31的恒定電流中產(chǎn)生的誤差。
[0036]另外，在圖2中，CP電路10包括晶體管M33、晶體管S32、晶體管S32b