專利名稱：一種基于fpga的閉環(huán)vco線性度校正方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種VCO線性度校正方法，尤其是一種基于FPGA的閉環(huán)VCO線性度校正方法，屬于信號處理與系統(tǒng)控制技術(shù)領(lǐng)域。
背景技術(shù)：
毫米波壓控振蕩器(VCO)是一種振蕩頻率隨控制電壓變化的可調(diào)信號源，廣泛應(yīng)用于雷達(dá)系統(tǒng)中，特別是線性調(diào)頻連續(xù)波雷達(dá)(LFMCW)。VCO作為核心元件將決定著整個 LFMCff雷達(dá)系統(tǒng)的性能。然而受電調(diào)元件變?nèi)荻O管固有調(diào)諧非線性和振蕩器結(jié)構(gòu)中高穩(wěn)與寬帶矛盾的影響，VCO的射頻輸出在掃頻過程中產(chǎn)生掃頻非線性和功率起伏，其自身的調(diào)頻線性度一般只能達(dá)到2% — 5%。為了提高LFMCW雷達(dá)系統(tǒng)的整體性能，必須對VCO進(jìn)行掃頻非線性校正。VCO線性度校正作為FMCW雷達(dá)的關(guān)鍵技術(shù)之一，世界上許多國家都在進(jìn)行這方面的研究，并開發(fā)、生產(chǎn)出一些實(shí)用的線性度校正系統(tǒng)，提出了各種方法，總體來說可分為三大類一、電抗補(bǔ)償線性校正法；二、開環(huán)線性校正法；三、閉環(huán)線性校正法。以下是幾種線性度校正方法的比較
權(quán)利要求
1.一種基于FPGA的閉環(huán)VCO線性度校正方法，其特征在于，包括如下步驟DFPGA中的NIOS通過DA接口模塊向數(shù)模轉(zhuǎn)換器DAC發(fā)出電壓控制字VCTRL ；2)數(shù)模轉(zhuǎn)換器DAC將控制字VCTRL轉(zhuǎn)換為相應(yīng)的電流；3)放大電路將電流轉(zhuǎn)換為電壓，并將電壓值進(jìn)行放大，記為vturn；4)壓控振蕩器VCO利用輸入的電壓vturn控制其輸出信號的頻率；5)壓控振蕩器VCO輸出信號的頻率經(jīng)過分頻，形成分頻信號FDIV，頻率范圍在100MHZ 到200MHZ之間；6)分頻信號FDIV輸入FPGA的測頻模塊，測量輸入信號的頻率；7)FPGA中的OTOS讀取測頻模塊測得的頻率值，NIOS判斷得到的頻率值與預(yù)期的頻率值之間的相對誤差在0. 以內(nèi)，若相對誤差大于0. 1%，則重復(fù)1到6步驟，直到相對誤差在0. 1 %以內(nèi)，將此時的電壓控制字存儲到片內(nèi)RAM中，至此完成VCO —個頻點(diǎn)的電壓校正。
2.根據(jù)權(quán)利要求1的一種基于FPGA的閉環(huán)VCO線性度校正方法，其特征在于，所述分頻為20倍的分頻。
3.根據(jù)權(quán)利要求1的一種基于FPGA的閉環(huán)VCO線性度校正方法，其特征在于，所述步驟3)中，電壓放大的范圍為-IOV到+10V。
4.根據(jù)權(quán)利要求1的一種基于FPGA的閉環(huán)VCO線性度校正方法，其特征在于，所述步驟3)與步驟4)之間還具有濾波步驟。
5.根據(jù)權(quán)利要求1的一種基于FPGA的閉環(huán)VCO線性度校正方法，其特征在于，所述測頻模塊中使用硬件語言VerilogHDL。
6.一種基于FPGA的閉環(huán)VCO掃頻信號線性度校正方法，其特征在于如下步驟1)根據(jù)壓控振蕩器VCO頻率范圍和需要校正的點(diǎn)數(shù)M,計(jì)算得到M個離散待校正頻點(diǎn)值，形成預(yù)設(shè)頻點(diǎn)數(shù)組F，并將此數(shù)組存儲到ROM文件內(nèi)，供PFGA使用；2)FPGA讀取預(yù)設(shè)頻點(diǎn)數(shù)組F里第m個值F[m]，F(xiàn)[m]即為第m個待校正頻點(diǎn)，執(zhí)行第m 個待校正頻點(diǎn)的校正過程，m為1至M之間的自然數(shù)；3)進(jìn)行第m個待校正頻點(diǎn)的校正時DA電壓控制字初值的選定若m= 1，則初始電壓控制字采用預(yù)定的電壓控制字(V_tUrnW])，此控制字使得數(shù)模轉(zhuǎn)換器DAC輸出電流為0，即輸出電壓OV ；若m不等于1，則其初始電壓控制字選擇第m_l個預(yù)設(shè)頻點(diǎn)的校正電壓值(V[m-1])；4)執(zhí)行第m個頻點(diǎn)的校正，包括如下步驟.4. DFPGA中的NIOS通過DA接口模塊向數(shù)模轉(zhuǎn)換器DAC發(fā)出初始電壓控制字VCTRL ；.4. 2)數(shù)模轉(zhuǎn)換器DAC將控制字VCTRL轉(zhuǎn)換為相應(yīng)的電流；.4. 3)放大電路將電流轉(zhuǎn)換為電壓，并將電壓值放大到-IOv到+IOV之間，記為vturn ；.4. 4)壓控振蕩器VCO利用輸入的電壓vturn控制其輸出信號的頻率；.4. 5)壓控振蕩器VCO輸出信號的頻率經(jīng)過20倍的分頻，形成分頻信號FDIV，頻率范圍在 100MHZ 到 200MHZ 之間；.4. 6)分頻信號FDIV輸入FPGA的測頻模塊，測量輸入信號的頻率；.4. 7)測頻模塊測量壓控振蕩器VCO反饋的分頻信號的頻率測量值(f_check[i])，若測得的頻率值(f_check[i])小于第m個頻點(diǎn)的預(yù)設(shè)頻點(diǎn)值F[m]，則電壓控制字(V_tUrn) 累加，即V_tUrn[i+l] = V_tUrn[i]+l，并將累加后的電壓控制字(V_turn[i+1])發(fā)送給數(shù)模轉(zhuǎn)換器DAC，測頻模塊再次測量壓控振蕩器VCO反饋的分頻信號的頻率測量值(f_ check[i+l])，直至測得的頻率值大于等于第m個頻點(diǎn)的預(yù)設(shè)頻點(diǎn)值(f_check[i+l] > = F[m])；此時比較累加前后測得的頻率值與預(yù)設(shè)頻點(diǎn)值F[m]之間的頻率差值，若| f_ check [i]-F [m] | < | f_check[i+l] _F[m] |，則表示此次累加前的電壓控制字V_turn [i]代表的VCO輸出頻率更接近預(yù)設(shè)頻點(diǎn)值F[m]，將V_tUrn[i]存儲到片內(nèi)RAM中，反之，此次累加后的電壓控制字V_tUrn[i+l]代表的VCO輸出頻率更接近預(yù)設(shè)頻點(diǎn)值F[m]，并將V_ turn[i+l]存儲到片內(nèi)RAM中，至此完成第m個頻點(diǎn)的校正；5)m+l，從第2步重復(fù)執(zhí)行，直至完成M點(diǎn)預(yù)設(shè)頻點(diǎn)值的校正，得到M個電壓控制字，并存儲在片內(nèi)RAM中。
7.根據(jù)權(quán)利要求6的一種基于FPGA的閉環(huán)VCO掃頻信號線性度校正方法，其特征在于，所述測頻模塊中使用硬件語言VerilogHDL。
全文摘要
本發(fā)明涉及一種基于FPGA的閉環(huán)VCO線性度校正方法，包括電壓控制字的輸出、壓控頻率產(chǎn)生、頻率測量、電壓控制字尋找及存儲；該方法能夠有效校正VCO的線性度，實(shí)時性高、及時可靠、通用性高，線性度校正準(zhǔn)確，解決了目前VCO線性度校正存在的諸多局限性問題。
文檔編號H03B5/32GK102497163SQ20111045657
公開日2012年6月13日 申請日期2011年12月30日 優(yōu)先權(quán)日2011年12月30日
發(fā)明者余華章, 劉保生, 孫煒, 岳小軍, 張遠(yuǎn)航 申請人:北京華航無線電測量研究所