專利名稱：抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種帶有同步復(fù)位結(jié)構(gòu)和掃描結(jié)構(gòu)的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(signal event upset)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。
背景技術(shù)：
在宇宙空間中，存在大量高能粒子(質(zhì)子、電子、重離子)和帶電粒子。集成電路受這些高能粒子和帶電粒子的轟擊后，集成電路中會產(chǎn)生電子脈沖，可能使集成電路內(nèi)部節(jié)點(diǎn)原有的電平發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)(SEU)。單粒子轟擊集成電路的LET(線性能量轉(zhuǎn)移)值越高，產(chǎn)生的電子脈沖越強(qiáng)。航空、航天領(lǐng)域中使用的集成電路都會受到單粒子翻轉(zhuǎn)的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯誤，因此開發(fā)先進(jìn)的集成電路抗單粒子翻轉(zhuǎn)加固技術(shù)尤為重要。集成電路的抗單粒子翻轉(zhuǎn)加固技術(shù)可以分為系統(tǒng)級加固、電路級加固和器件級加固。系統(tǒng)級加固的集成電路可靠性高，但版圖面積大、功耗大、運(yùn)行速度慢。器件級加固的集成電路運(yùn)行速度快，版圖面積小、功耗低，但器件級加固實(shí)現(xiàn)難度大，成本高。電路級加固的集成電路可靠性高，版圖面積、功耗和運(yùn)行速度優(yōu)于系統(tǒng)級加固的集成電路，且實(shí)現(xiàn)難度和成本小于器件級加固的集成電路，是十分重要的集成電路抗單粒子翻轉(zhuǎn)加固方法。D觸發(fā)器是時序邏輯電路中使用最多的單元之一，其抗單粒子翻轉(zhuǎn)能力直接決定了集成電路的抗單粒子翻轉(zhuǎn)能力。對D觸發(fā)器進(jìn)行電路級加固可以在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉(zhuǎn)能力。傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級鎖存器和從級鎖存器串聯(lián)構(gòu)成，鎖存器的抗單粒子翻轉(zhuǎn)加固是實(shí)現(xiàn)D觸發(fā)器抗單粒子加固的有效方法。T. Clain等人在IEEE Transaction on Nuclear Science (IEEE 原子能禾斗學(xué)學(xué)報)上發(fā)表的 “Upset Hardened Memory Design for Submicron CMOS Technology”(在亞微米 CMOS 技術(shù)下的翻轉(zhuǎn)加固存儲單元設(shè)計)(1996年12月第6期43卷，第2874 2878頁)提出了一種冗余加固的鎖存器，該鎖存器在經(jīng)典鎖存器結(jié)構(gòu)的基礎(chǔ)上增加了一個反相器和一個反饋回路，與原有反相器和反饋回路互為冗余電路。反相器中N管的輸入和P管的輸入分離，分別連接兩個反饋回路，反饋回路中C2MOS電路的N管和P管的輸入分別來自兩個反相器的輸出。該鎖存器的信號輸入和信號保存由C2MOS時鐘電路控制。該冗余加固的鎖存器優(yōu)點(diǎn)在于轟擊一個節(jié)點(diǎn)時產(chǎn)生的翻轉(zhuǎn)電平可以通過其冗余電路內(nèi)對應(yīng)節(jié)點(diǎn)的正確電平恢復(fù)到原來狀態(tài)。該冗余加固的鎖存器的不足在于輸入端兩個互為冗余的C2MOS電路共用一個上拉PMOS管和一個下拉NMOS管，使反饋回路中C2MOS電路的輸出節(jié)點(diǎn)與冗余電路對應(yīng)節(jié)點(diǎn)之間存在一個間接通路，當(dāng)單粒子轟擊使該C2MOS電路輸出節(jié)點(diǎn)的電平翻轉(zhuǎn)，則該翻轉(zhuǎn)電平會沿間接通路傳播到冗余電路的對應(yīng)節(jié)點(diǎn)，如果單粒子轟擊的LET值較高，則兩個互為冗余的電路均會發(fā)生電平翻轉(zhuǎn)，最終使鎖存器的輸出也發(fā)生翻轉(zhuǎn)。由兩個該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高，則兩個互為冗余的電路也均會發(fā)生電平翻轉(zhuǎn)，最終使傳統(tǒng)冗余加固的D觸發(fā)器的輸出也發(fā)生翻轉(zhuǎn)。R. Naseer等人在the 48thIEEE International Midwest Symposium on Circuits and Systems (第 48 屆 IEEE 電路和系統(tǒng)中西部國際會議)上發(fā)表的“The DF-DICE Storage Element for Immunity to Soft Errors”(對軟錯誤免疫的DF-DICE存儲單元)也提出了一種與上述鎖存器結(jié)構(gòu)類似的冗余加固的鎖存器。此鎖存器輸入端的兩個C2MOS電路是完全獨(dú)立的，兩個互為冗余的電路中對應(yīng)節(jié)點(diǎn)不存在間接通路，克服了 T. Clain等人提出的冗余加固的鎖存器的不足之處。但R. Naseer等人提出的冗余加固的鎖存器在反饋回路中使用了傳輸門結(jié)構(gòu)，當(dāng)一個節(jié)點(diǎn)受單粒子轟擊發(fā)生翻轉(zhuǎn)時，其冗余電路將正確電平通過傳輸門反饋至該節(jié)點(diǎn)。由于傳輸門結(jié)構(gòu)的噪聲容限較低，反饋回路的信號反饋能力較弱，當(dāng)單粒子轟擊的LET值較高時，反饋回路不能使該節(jié)點(diǎn)恢復(fù)正確電平，嚴(yán)重影響了該鎖存器抗單粒子翻轉(zhuǎn)能力。由兩個該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當(dāng)單粒子轟擊的LET值較高時，也會因為反饋回路中的傳輸門結(jié)構(gòu)，不能使該節(jié)點(diǎn)恢復(fù)正確電平，影響了該傳統(tǒng)冗余加固的D 觸發(fā)器抗單粒子翻轉(zhuǎn)能力。專利號為CN101499788A的中國專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個多路開關(guān)、兩個延遲電路、兩個保護(hù)門電路和三個反相器，實(shí)現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)加固。由于采用延遲電路和保護(hù)門電路來屏蔽轟擊產(chǎn)生的電子脈沖，當(dāng)單粒子轟擊的LET值較高時，電子脈沖寬度會大于延遲電路的延遲時間，使保護(hù)門電路的輸出電平發(fā)生翻轉(zhuǎn)，大大降低了該D 觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強(qiáng)制D觸發(fā)器輸入低電平。 在D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加同步復(fù)位電路和同步復(fù)位信號輸入端，可以實(shí)現(xiàn)D觸發(fā)器的同步復(fù)位結(jié)構(gòu)，并通過同步復(fù)位信號來控制D觸發(fā)器的同步復(fù)位功能。普通主從D觸發(fā)器不利于在測試階段對電路進(jìn)行檢測，使得測試工作變得非常繁瑣、復(fù)雜。在普通主從D觸發(fā)器結(jié)構(gòu)基礎(chǔ)之上加入掃描電路(在哪？)，可以有效地簡化電路測試工作，即在測試階段可以通過掃描信號控制主從D觸發(fā)器的輸入，進(jìn)而控制電路狀態(tài)。但目前可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力均不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，針對目前抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力不高的問題，提出一種抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，它可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。本發(fā)明提出的抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器由時鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成。本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器有五個輸入端和兩個輸出端。五個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端、SE即掃描控制信號輸入端和SI即掃描數(shù)據(jù)輸入端和RN即同步復(fù)位信號輸入端；兩個輸出端分別是Q和QN，Q和 QN輸出一對相反的數(shù)據(jù)信號。時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極1^1、Ps2 連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極Pg3連接SEJI 極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結(jié)構(gòu)。 主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接。主鎖存器又與掃描控制緩沖電路連接，從鎖存器還分別與第一反相器電路和第二反相器電路連接。主鎖存器有七個輸入端和一個輸出端，七個輸入端為D、C、CN、SE、SEN、Si、RN，一個輸出端為M0。主鎖存器由十八個PMOS管和十八個NMOS管組成，主鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極Pg4連接Si，漏極Pd4連接第五PMOS管的源極1^5，源極Ps4連接電源VDD ’第五PMOS管的柵極Pg5連接 SEN,漏極Pd5連接第八PMOS管的源極1^8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七PMOS管的柵極 Pg7連接D，漏極Pd7連接1^8，源極Ps7連接Pd6 ；第八PMOS管的柵極PgS連接C，漏極PdS 連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接RN，漏極Pd9 連接Pd7，源極Ps9連接Pd6 ；第十PMOS管的柵極I^glO連接Si，漏極PdlO連接第i^一 PMOS 管的源極I3Sll,源極I3SlO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接SEN，漏極Pdll連接第十四PMOS管的源極1^14，源極I3Sll連接PdlO ；第十二 PMOS管的柵極1^12連接SE， 漏極Pdl2連接第十三PMOS管的源極1^13，源極1^12連接電源VDD ；第十三PMOS管的柵極 Pgl3連接D，漏極Pdl3連接1^14，源極1^13連接Pdl2 ；第十四PMOS管的柵極I3gH連接C， 漏極Pdl4連接第十NMOS管的漏極NdlO，源極I3sH連接Pdll ；第十五PMOS管的柵極1^15 連接RN，漏極Pdl5連接Pdl3，源極1^15連接Pdl2 ；第十六PMOS管的柵極1^16連接Pd8， 漏極Pdie連接第十六NMOS管的漏極Ndie并作為主鎖存器的輸出端mo，源極hie連接電源VDD ；第十七PMOS管的柵極1^17連接Pdl4，漏極Pdl7連接第十七NMOS管的漏極Ndl7， 源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接Pdl7，漏極Pdl8連接第十九PMOS 管的源極1^19，源極1^18連接電源VDD ；第十九PMOS管的柵極1^19連接CN，漏極Pdl9連接第十八NMOS管的漏極Ndl8，源極1^19連接Pdl8 ；第二十PMOS管的柵極1^20連接Pdl6， 漏極Pd20連接第二i^一 PMOS管的源極1^21，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極1^21連接Pd20 ；第四 NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五 NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極 Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8連接第九匪OS管的漏極Nd9 ；第九NMOS管的柵極Ng9連接RN，漏極Nd9連接Ns8，源極Ns9接地VSS ；第十NMOS管的柵極NglO連接CN，漏極NdlO連接Pdl4，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS管的柵極Ngll 連接SE，漏極Ndll連接Ns 10，源極Nsll連接第十二 NMOS管的漏極Ndl2 ；第十二 NMOS管的柵極Ngl2連接SI，漏極Ndl2連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3連接D，漏極Ndl3連接NslO，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接SEN，漏極Ndl4連接Nsl3，源極Nsl4連接第十五NMOS管的漏極Ndl5 ；第十五 NMOS管的柵極Ngl5連接RN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS管的柵極Ngl6連接Pdl4，漏極Ndl6連接Pdl6，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7 連接Pd8，漏極Ndl7連接Pdl7，源極Nsl7接地VSS ；第十八NMOS管的柵極Ngl8連接C，漏極Ndl8連接Pdl9，源極Nsl8連接第十九NMOS管的漏極Ndl9 ；第十九NMOS管的柵極Ngl9 連接Pdl6，漏極Ndl9連接Nsl8，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極 Ng21連接Pdl7，漏極Nd21連接Ns20，源極Ns21接地VSS。第四PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結(jié)構(gòu)。
從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、 SON。從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十二 PMOS管的柵極1^22連接M0，漏極Pd22連接第二十三PMOS管的源極1^23，源極1^22連接電源VDD ；第二十三PMOS管的柵極1^23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極1^23連接Pd22 ；第二十四PMOS 管的柵極1 連接M0，漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM連接電源 VDD ；第二十五PMOS管的柵極1^25連接CN，漏極Pd25連接第二十四NMOS管的漏極Nd24， 源極1^25連接PdM ；第二十六PMOS管的柵極1 連接Pd25，漏極卩業(yè)6連接第二十六 NMOS管的漏極而沈并作為從鎖存器的一個輸出端S0，源極1^ 連接電源VDD ；第二十七 PMOS管的柵極1^27連接Pd23，漏極Pd27連接第二十七NMOS管的漏極Nd27，源極1^27連接電源VDD ；第二十八PMOS管的柵極1 連接Pd27，漏極Pc^S連接第二十九PMOS管的源極I3S^，源極I3WS連接電源VDD ；第二十九PMOS管的柵極1 連接C，漏極Pc^9連接第二十八NMOS管的漏極而觀，源極I3S^連接Pc^8 ；第三十PMOS管的柵極1^30連接Pc^6，漏極Pd30連接第三i^一 PMOS管的源極1^31，源極1^30連接電源VDD ；第三i^一 PMOS管的柵極1^31連接C，漏極Pd31連接第三十NMOS管的漏極Nd30并作為從鎖存器的另一個輸出端 SON,源極Ps31連接Pd30 ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接Pd23，源極 Ns22連接第二十三NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接M0，漏極Nd23 連接Ns22，源極Ns23接地VSS ；第二十四NMOS管的柵極NgM連接C，漏極NdM連接Pd25， 源極NsM連接第二十五NMOS管的漏極Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極 Nd25連接NW4，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng^連接Pd23，漏極而沈連接卩業(yè)6，源極NW6接地VSS ；第二十七NMOS管的柵極Ng27連接Pd25，漏極Nd27連接Pd27， 源極Ns27接地VSS ；第二十八NMOS管的柵極Ng^連接CN，漏極Nc^8連接卩業(yè)9，源極NW8 連接第二十九NMOS管的漏極Nc^9 ；第二十九NMOS管的柵極Ng^連接Pc^6，漏極Nc^9連接NW8，源極NW9接地VSS ；第三十NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30連接第三i^一 NMOS管的漏極Nd31 ；第三i^一 NMOS管的柵極Ng31連接Pd27，漏極 Nd31連接Ns30，源極Ns31接地VSS。第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為QN。第一反相器電路由第三十二 PMOS管和第三十二 NMOS管組成。第三十二 PMOS管的襯底和源極1^32 均連接電源VDD，第三十二 NMOS管的襯底和源極Ns32均接地VSS。第三十二 PMOS管的柵極1^32連接S0，漏極Pd32連接第三十二 NMOS管的漏極Nd32，并作為第一反相器的輸出端 QN ；第三十二 NMOS管的柵極Ng32連接S0，漏極Nd32連接Pd32。第二反相器電路有一個輸入端和一個輸出端，輸入端為SON，輸出端為Q。第二反相器電路由第三十三PMOS管和第三十三NMOS管組成。第三十三PMOS管的襯底和源極1^33 均連接電源VDD，第三十三NMOS管的襯底和源極Ns33均接地VSS。第三十三PMOS管的柵極1^33連接SON，漏極Pd33連接第三十三NMOS管的漏極Nd33，并作為第二反相器的輸出端Q ；第三十三NMOS管的柵極Ng33連接SON，漏極Nd33連接Pd33。本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器工作過程如下時鐘電路接收CK，對其進(jìn)行緩沖后分別產(chǎn)生與CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK為低電平期間，CN為高電平、C為低電平， 主鎖存器開啟，如果此時RN為高電平、SE為低電平，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器不進(jìn)行同步復(fù)位并且不開啟掃描功能，而是接收D并對其進(jìn)行緩沖處理，同時輸出與D同相的MO ；如果此時RN為高電平、SE為高電平，D觸發(fā)器處于掃描工作狀態(tài)， 不接收D而是接受SI并對其進(jìn)行緩沖處理，同時輸出與SI同相的MO ；如果此時RN為低電平，D觸發(fā)器進(jìn)行同步復(fù)位，不接收D或SI而是接收數(shù)據(jù)信號“0”，同時輸出的MO為低電平。在CK為低電平期間從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的M0，而是保存上一個CK下降沿采樣到的MO ；當(dāng)CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的邏輯值并輸出與保存的邏輯值同相的M0。在CK為高電平期間從鎖存器開啟并接收主鎖存器的輸出MOJ^MO進(jìn)行緩沖處理并輸出與MO同相的SO和與MO反相的SON。在任意時刻第一反相器電路都要接收從鎖存器的輸出30，對SO 緩沖并輸出與SO反相的QN。在任意時刻第二反相器電路都要接收從鎖存器的輸出SON，對 SON緩沖并輸出與SON反相的Q。采用本發(fā)明可以達(dá)到以下技術(shù)效果本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。因為本發(fā)明對傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器結(jié)構(gòu)進(jìn)行改造，對主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，并針對主鎖存器和從鎖存器中C2MOS電路結(jié)構(gòu)進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路，進(jìn)一步提高了本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。


圖1為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。圖2為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中時鐘電路結(jié)構(gòu)示意圖。圖3為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中掃描控制緩沖電路結(jié)構(gòu)示意圖。圖4為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。圖5為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。圖6為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中第一反相器電路結(jié)構(gòu)示意圖。圖7為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中第二反相器電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式圖1為本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時鐘電路(如圖2所示)、掃描控制緩沖電路(如圖3所示)、主鎖存器(如圖4所示)、從鎖存器(如圖5所示)、第一反相器電路(如圖6所示)和第二反相器電路(如圖7 所示)組成。本發(fā)明有五個輸入端和兩個輸出端。五個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端、SE即掃描控制信號輸入端和SI即掃描數(shù)據(jù)輸入端和RN即同步復(fù)位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數(shù)據(jù)信號。時鐘電路接收CK，對CK進(jìn)行緩沖處理后分別輸出C和CN。掃描控制緩沖電路對SE進(jìn)行緩沖，輸入與 SE反相的SEN，并把SEN傳入主鎖存器中。主鎖存器接收D、C、CN、SE、SEN、Si、RN,主鎖存器在C、CN、SE、SE和R的控制下對D或SI進(jìn)行鎖存等處理后輸出M0。從鎖存器接收MO以及C和CN，從鎖存器在C和CN的控制下對MO進(jìn)行鎖存處理后分別輸出S0、S0N。第一反相器電路接收S0，對其進(jìn)行緩沖處理后輸出QN。第二反相器電路接收SON，對其進(jìn)行緩沖處理后輸出Q。當(dāng)RN為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器進(jìn)行同步復(fù)位；當(dāng)RN為高電平、SE為高電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描工作狀態(tài)；當(dāng)RN為高電平、SE為低電平時，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器處于掃描工作狀態(tài)。如圖2所示，時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。 時鐘電路為一個兩級反相器，第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS 管的柵極I^gl連接CK，漏極Pdl連接第一NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端 CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3s 1、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。如圖3所示，掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極 Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。 如圖4所示，主鎖存器有七個輸入端和一個輸出端，七個輸入端為D、C、CN、SE、 SEN、SI、RN，一個輸出端為M0。主鎖存器由十八個PMOS管和十八個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極Pg4 連接Si，漏極Pd4連接第五PMOS管的源極1^5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極1^8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七PMOS 管的柵極Pg7連接D，漏極Pd7連接1^8，源極Ps7連接Pd6 ；第八PMOS管的柵極PgS連接 C，漏極Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接 RN,漏極Pd9連接Pd7，源極Ps9連接Pd6 ；第十PMOS管的柵極I^glO連接Si，漏極PdlO連接第i^一 PMOS管的源極I^sll，源極I3SlO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接 SEN,漏極Pdl 1連接第十四PMOS管的源極1^14，源極hi 1連接PdlO ；第十二 PMOS管的柵極 Pgl2連接SE，漏極Pdl2連接第十三PMOS管的源極1^13，源極1^12連接電源VDD ；第十三 PMOS管的柵極1^13連接D，漏極Pdl3連接1^14，源極1^13連接Pdl2 ；第十四PMOS管的柵極1^14連接C，漏極Pdl4連接第十NMOS管的漏極NdlO，源極I3sH連接Pdll ；第十五PMOS 管的柵極1^15連接RN，漏極Pdl5連接Pdl3，源極1^15連接Pdl2 ；第十六PMOS管的柵極 Pgie連接Pd8，漏極Pdie連接第十六nmos管的漏極Ndie并作為主鎖存器的輸出端mo，源極I3Sie連接電源VDD ；第十七PMOS管的柵極1^17連接Pdl4，漏極Pdl7連接第十七NMOS 管的漏極Ndl7，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接Pdl7，漏極Pdl8 連接第十九PMOS管的源極1^19，源極1^18連接電源VDD ；第十九PMOS管的柵極1^19連接 CN,漏極Pdl9連接第十八NMOS管的漏極Ndl8，源極1^19連接Pdl8 ；第二十PMOS管的柵極 Pg20連接Pdl6，漏極Pd20連接第二i^一 PMOS管的源極1^21，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極1^21 連接Pd20 ；第四NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地VSS ；第七 NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極Nd8 ；第八 NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8連接第九NMOS管的漏極Nd9 ；第九NMOS管的柵極Ng9連接RN，漏極Nd9連接Ns8，源極Ns9接地VSS ；第十NMOS管的柵極 NglO連接CN，漏極NdlO連接Pdl4，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS 管的柵極Ngll連接SE，漏極Ndll連接NslO，源極Nsll連接第十二 NMOS管的漏極Ndl2 ； 第十二 NMOS管的柵極Ngl2連接SI，漏極Ndl2連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS 管的柵極Ngl3連接D，漏極Ndl3連接NslO，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接SEN，漏極Ndl4連接Ns 13，源極Ns 14連接第十五NMOS管的漏極Ndl5 ；第十五NMOS管的柵極Ngl5連接RN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS管的柵極Ngl6連接Pdl4，漏極Ndl6連接Pdl6，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接Pd8，漏極Ndl7連接Pdl7，源極Nsl7接地VSS ；第十八NMOS管的柵極 Ngl8連接C，漏極Ndl8連接Pdl9，源極Nsl8連接第十九NMOS管的漏極Ndl9 ；第十九NMOS 管的柵極Ngl9連接Pdl6，漏極Ndl9連接Ns 18，源極Ns 19接地VSS ；第二十NMOS管的柵極 Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極Ng21連接？(117，漏極而21連接臨20，源極臨21接地VSS。第四PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結(jié)構(gòu)。如圖5所示，從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、SON。從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十二 PMOS管的柵極1^22連接M0， 漏極Pd22連接第二十三PMOS管的源極1^23，源極1^22連接電源VDD ；第二十三PMOS管的柵極1^23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極1^23連接Pd22 ；第二十四PMOS管的柵極1 連接M0，漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM 連接電源VDD ；第二十五PMOS管的柵極1^25連接CN，漏極Pd25連接第二十四NMOS管的漏極NdM，源極1^25連接PdM ；第二十六PMOS管的柵極1 連接Pd25，漏極卩業(yè)6連接第二十六NMOS管的漏極而沈并作為從鎖存器的一個輸出端S0，源極1^6連接電源VDD ；第二十七PMOS管的柵極1^27連接Pd23，漏極Pd27連接第二十七NMOS管的漏極Nd27，源極 Ps27連接電源VDD ；第二十八PMOS管的柵極1 連接Pd27，漏極Pc^8連接第二十九PMOS 管的源極I3S^，源極I3S^連接電源VDD ；第二十九PMOS管的柵極1 連接C，漏極Pc^9 連接第二十八NMOS管的漏極而觀，源極1^9連接Pc^S ；第三十PMOS管的柵極1^30連接 Pd26，漏極Pd30連接第三i^一 PMOS管的源極Ps31，源極Ps30連接電源VDD ；第三i^一 PMOS 管的柵極1^31連接C，漏極Pd31連接第三十NMOS管的漏極Nd30并作為從鎖存器的另一個輸出端SON，源極1^31連接Pd30 ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接 Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接M0， 漏極Nd23連接Ns22，源極Ns23接地VSS ；第二十四NMOS管的柵極NgM連接C，漏極NdM 連接Pd25，源極NsM連接第二十五NMOS管的漏極Nd25 ；第二十五NMOS管的柵極Ng25連接 M0,漏極Nd25連接NW4，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng^連接Pd23，漏極 Nd26連接卩業(yè)6，源極NW6接地VSS ；第二十七NMOS管的柵極Ng27連接Pd25，漏極Nd27連接Pd27，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng^連接CN，漏極Nc^8連接Pd29， 源極NW8連接第二十九NMOS管的漏極Nc^9 ；第二十九NMOS管的柵極Ng^連接Pc^6，漏極Nc^9連接NW8，源極NW9接地VSS ；第三十NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30連接第三i^一 NMOS管的漏極Nd31 ；第三i^一 NMOS管的柵極Ng31連接 Pd27，漏極Nd31連接Ns30，源極Ns31接地VSS。如圖6所示，第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為 QN。第一反相器電路由第三十二 PMOS管和第三十二 NMOS管組成。第三十二 PMOS管的襯底和源極1^32均連接電源VDD，第三十二 NMOS管的襯底和源極Ns32均接地VSS。第三十二 PMOS管的柵極1^32連接S0，漏極Pd32連接第三十二 NMOS管的漏極Nd32，并作為第一反相器的輸出端QN ；第三十二 NMOS管的柵極Ng32連接S0，漏極Nd32連接Pd32如圖7所示，第二反相器電路有一個輸入端和一個輸出端，輸入端為SON，輸出端為Q。第二反相器電路由第三十三PMOS管和第三十三NMOS管組成。第三十三PMOS管的襯底和源極1^33均連接電源VDD，第三十三NMOS管的襯底和源極Ns33均接地VSS。第三十三 PMOS管的柵極1^33連接SON，漏極Pd33連接第三十三NMOS管的漏極Nd33，并作為第二反相器的輸出端Q ；第三十三NMOS管的柵極Ng33連接SON，漏極Nd33連接Pd33。北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2. 88MeV · cm2/mg、 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg和17. OMeV · cm2/mg的四種地面重離子輻照測試環(huán)境。 將處于正常工作狀態(tài)的傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器置于北京原子能研究院H-13串列加速器產(chǎn)生的LET 值分別為 2. 88MeV .Cm2Aigj 62MeV ·ο 7π^、12· 6MeV 'Cm2Aig 禾口 17. OMeV .Cm2Aig 的地面重離子輻照測試環(huán)境中，觀察各D觸發(fā)器是否發(fā)生單粒子翻轉(zhuǎn)，得到各D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值數(shù)據(jù)。表1為使用北京原子能研究院H-13串列加速器進(jìn)行的地面重粒子輻照測試得到的傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值數(shù)據(jù)。傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器在LET值為2. 88MeV .Cm2AigJ. 62MeV .Cm2Aig, 12. 6MeV cm2/ mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時均發(fā)生單粒子翻轉(zhuǎn)，傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器在LET值為12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉(zhuǎn)，時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器在 LET 值為 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉(zhuǎn)，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器僅在LET值為17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉(zhuǎn)。從此表可以看出，本發(fā)明發(fā)生單粒子翻轉(zhuǎn)需要的最低LET值比傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器提高343%，比傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器提高35%，比時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器提高97%，故本發(fā)明的抗單粒子翻轉(zhuǎn)能力優(yōu)于傳統(tǒng)未加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)冗余加固可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。表 權(quán)利要求
1. 一種抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器由時鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成，有五個輸入端和兩個輸出端，五個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端、SE即掃描控制信號輸入端和SI即掃描數(shù)據(jù)輸入端和RN即同步復(fù)位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數(shù)據(jù)信號；時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN ；時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN ；第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C ；第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2 ；第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極Psl、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS ；掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN ；掃描控制緩沖電路由第三PMOS管和第三NMOS管組成；第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極 Ns3均接地VSS ；第三PMOS管的柵極Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3 ；第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為QN;第一反相器電路由第三十二 PMOS管和第三十二 NMOS管組成；第三十二 PMOS管的襯底和源極Ps32均連接電源 VDD,第三十二 NMOS管的襯底和源極Ns32均接地VSS ；第三十二 PMOS管的柵極Pg32連接 SO,漏極Pd32連接第三十二 NMOS管的漏極Nd32，并作為第一反相器的輸出端QN ；第三十二 NMOS管的柵極Ng32連接S0，漏極Nd32連接Pd32 ；第二反相器電路有一個輸入端和一個輸出端，輸入端為SON，輸出端為Q ；第二反相器電路由第三十三PMOS管和第三十三NMOS管組成；第三十三PMOS管的襯底和源極Ps33均連接電源VDD，第三十三NMOS管的襯底和源極Ns33均接地VSS ；第三十三PMOS管的柵極Pg33連接SON，漏極Pd33連接第三十三NMOS 管的漏極Nd33，并作為第二反相器的輸出端Q ；第三十三NMOS管的柵極Ng33連接SON，漏極Nd33連接Pd33 ；主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結(jié)構(gòu)，主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接，主鎖存器又與掃描控制緩沖電路連接，從鎖存器還分別與第一反相器電路和第二反相器電路連接；其特征在于主鎖存器有七個輸入端和一個輸出端，七個輸入端為D、C、CN、SE、SEN、Si、RN，一個輸出端為MO ； 主鎖存器由十八個PMOS管和十八個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源 VDD,所有NMOS管的襯底接地VSS ；第四PMOS管的柵極Pg4連接SI，漏極Pd4連接第五PMOS 管的源極Ps5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極Ps8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極Ps7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7連接D，漏極Pd7 連接Ps8，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8連接C，漏極Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接RN，漏極Pd9連接Pd7，源極Ps9 連接Pd6 ；第十PMOS管的柵極PglO連接Si，漏極PdlO連接第i^一 PMOS管的源極Psll，源極PslO連接電源VDD ；第i^一 PMOS管的柵極Pgll連接SEN，漏極Pdll連接第十四PMOS管的源極Psl4，源極Psll連接PdlO ；第十二 PMOS管的柵極Pgl2連接SE，漏極Pdl2連接第十三PMOS管的源極Psl3，源極Psl2連接電源VDD ；第十三PMOS管的柵極Pgl3連接D，漏極Pdl3連接Psl4，源極Psl3連接Pdl2 ；第十四PMOS管的柵極Pgl4連接C，漏極Pdl4連接第十NMOS管的漏極NdlO，源極Psl4連接Pdll ；第十五PMOS管的柵極Pgl5連接RN，漏極Pdl5連接Pdl3，源極Psl5連接Pdl2 ；第十六PMOS管的柵極Pgl6連接Pd8，漏極Pdl6 連接第十六NMOS管的漏極Ndl6并作為主鎖存器的輸出端M0，源極Psl6連接電源VDD ；第十七PMOS管的柵極Pgl7連接Pdl4，漏極Pdl7連接第十七NMOS管的漏極Ndl7，源極Psl7 連接電源VDD ；第十八PMOS管的柵極PglS連接Pdl7，漏極PdlS連接第十九PMOS管的源極 Psl9，源極Psl8連接電源VDD ；第十九PMOS管的柵極Pgl9連接CN，漏極Pdl9連接第十八 NMOS管的漏極Ndl8，源極Ps 19連接Pdl8 ；第二十PMOS管的柵極Pg20連接Pdl6，漏極Pd20 連接第二i^一 PMOS管的源極Ps21，源極Ps20連接電源VDD ；第二i^一 PMOS管的柵極Pg21 連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極Ps21連接Pd20 ；第四NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接D，漏極 Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極 Nd8連接Ns7，源極Ns8連接第九NMOS管的漏極Nd9 ；第九NMOS管的柵極Ng9連接RN，漏極 Nd9連接Ns8，源極Ns9接地VSS ；第十NMOS管的柵極NglO連接CN，漏極NdlO連接Pdl4，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS管的柵極Ngll連接SE，漏極Ndll連接NslO，源極Nsll連接第十二 NMOS管的漏極Ndl2 ；第十二 NMOS管的柵極Ngl2連接Si，漏極Ndl2連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3連接D，漏極Ndl3連接 NslO，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接SEN，漏極Ndl4連接Nsl3，源極Nsl4連接第十五NMOS管的漏極Ndl5 ；第十五NMOS管的柵極Ngl5 連接RN，漏極Ndl5連接Nsl4，源極Nsl5接地VSS ；第十六NMOS管的柵極Ngl6連接Pdl4， 漏極Ndl6連接Pdl6，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接Pd8，漏極Ndl7 連接Pdl7，源極Nsl7接地VSS ；第十八NMOS管的柵極Ngl8連接C，漏極Ndl8連接Pdl9，源極Ns 18連接第十九NMOS管的漏極Ndl9 ；第十九NMOS管的柵極Ngl9連接Pdl6，漏極Ndl9 連接Nsl8，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21， 源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極Ng21連接Pdl7，漏極Nd21連接Ns20，源極Ns21接地VSS ；第四PMOS管、第五PMOS管、第六PMOS管以及第五 NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、SON ；從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ； 第二十二 PMOS管的柵極Pg22連接M0，漏極Pd22連接第二十三PMOS管的源極Ps23，源極 Ps22連接電源VDD ；第二十三PMOS管的柵極Pg23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極Ps23連接Pd22 ；第二十四PMOS管的柵極Pg24連接M0，漏極Pd24連接第二十五PMOS管的源極Ps25，源極Ps24連接電源VDD ；第二十五PMOS管的柵極Pg25連接 CN,漏極Pd25連接第二十四NMOS管的漏極Nd24，源極Ps25連接Pd24 ；第二十六PMOS管的柵極Pg26連接Pd25，漏極Pd26連接第二十六NMOS管的漏極Nd26并作為從鎖存器的一個輸出端S0，源極Ps26連接電源VDD ；第二十七PMOS管的柵極Pg27連接Pd23，漏極Pd27連接第二十七NMOS管的漏極Nd27，源極Ps27連接電源VDD ；第二十八PMOS管的柵極Pg28連接Pd27，漏極Pd28連接第二十九PMOS管的源極Ps29，源極Ps28連接電源VDD ；第二十九 PMOS管的柵極Pg29連接C，漏極Pd29連接第二十八NMOS管的漏極Nd28，源極Ps29連接 Pd28 ；第三十PMOS管的柵極Pg30連接Pd26，漏極Pd30連接第三i^一 PMOS管的源極Ps31， 源極Ps30連接電源VDD ；第三i^一 PMOS管的柵極Pg31連接C，漏極Pd31連接第三十NMOS 管的漏極Nd30并作為從鎖存器的另一個輸出端SON，源極Ps31連接Pd30 ；第二十二 NMOS 管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ； 第二十三NMOS管的柵極Ng23連接M0，漏極Nd23連接Ns22，源極Ns23接地VSS ；第二十四 NMOS管的柵極Ng24連接C，漏極Nd24連接Pd25，源極Ns24連接第二十五NMOS管的漏極 Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極Nd25連接Ns24，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng26連接Pd23，漏極Nd26連接Pd26，源極Ns26接地VSS ；第二十七 NMOS管的柵極Ng27連接Pd25，漏極Nd27連接Pd27，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng28連接CN，漏極Nd28連接Pd29，源極Ns28連接第二十九NMOS管的漏極Nd29 ； 第二十九NMOS管的柵極Ng29連接Pd26，漏極Nd29連接Ns28，源極Ns29接地VSS ；第三十 NMOS管的柵極Ng30連接CN，漏極Nd30連接Pd31，源極Ns30連接第三i^一 NMOS管的漏極 Nd31 ；第三i^一 NMOS管的柵極Ng31連接Pd27，漏極Nd31連接Ns30，源極Ns31接地VSS。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，目的是提高抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。它由時鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成；主鎖存器由十八個PMOS管和十八個NMOS管組成，從鎖存器由十個PMOS管和十個NMOS管組成，主鎖存器和從鎖存器均進(jìn)行了雙模冗余加固，且主鎖存器和從鎖存器中C2MOS電路結(jié)構(gòu)均進(jìn)行了改進(jìn)，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路。本發(fā)明抗抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)能力強(qiáng)，適合用于抗單粒子翻轉(zhuǎn)加固集成電路的標(biāo)準(zhǔn)單元庫，應(yīng)用于航空、航天等領(lǐng)域。
文檔編號H03K3/013GK102361440SQ201110322679
公開日2012年2月22日 申請日期2011年10月21日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者何益百, 劉祥遠(yuǎn), 孫永節(jié), 李鵬, 杜延康, 梁斌, 池雅慶, 秦軍瑞, 陳建軍 申請人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)