專(zhuān)利名稱(chēng)：高速電流模式邏輯到互補(bǔ)金屬氧化物半導(dǎo)體信號(hào)轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路設(shè)計(jì)領(lǐng)域，尤其涉及一種高速電流模式邏輯(CML)到互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)時(shí)鐘信號(hào)轉(zhuǎn)換電路。
背景技術(shù)：
現(xiàn)在常用的電平標(biāo)準(zhǔn)有TTL、CMOS、LVTTL、LVCMOS、ECL等，還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL等，其中，CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種，其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作，CML接口典型的輸出電路是一個(gè)差分對(duì)形式。該差分對(duì)的集電極電阻為50 Ω，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開(kāi)關(guān)控制的，差分對(duì)的發(fā)射極到地的恒流源典型值為16 mA。假定CML的輸出負(fù)載為一個(gè)50Ω上拉電阻，則單端CML輸出信號(hào)的擺幅為VCCTVCC-0. 4 V。在這種情況下，差分輸出信號(hào)擺幅為800 mV，信號(hào)擺幅較小，所以功耗很低，CML接口電平功耗低于ECL的1/2，而且它的差分信號(hào)接口和ECL、LVDS電平具有類(lèi)似的特點(diǎn)。在高速的并轉(zhuǎn)串電路中，往往超過(guò)3GHz的時(shí)鐘輸入都是CML模式的，而在較低頻率的并轉(zhuǎn)串電路都是通過(guò)數(shù)字電路來(lái)實(shí)現(xiàn)。這樣就需要一個(gè)CML轉(zhuǎn)成CMOS的電路，在整個(gè)高速并轉(zhuǎn)串過(guò)程中，往往需要時(shí)鐘的延時(shí)不要超過(guò)一個(gè)時(shí)鐘周期，這樣就要求CML轉(zhuǎn)CMOS電路的延時(shí)能夠越短越好，傳統(tǒng)的電路如圖I所示。由阿根廷的Tondo, D. F.和Lopez,R. R.發(fā)表的文章《一種低壓、高速的CM0S/CML 16:1的串行器》(《A low-power, high-speedCMOS/CML 16:1 serializer》，Micro-Nanoelectronics, Technology and Applications,2009. EAMTA 2009 1-2 Oct. 2009, page (s) : 81-86)中提出了目前使用最為廣泛的 CML到CMOS時(shí)鐘信號(hào)轉(zhuǎn)換電路結(jié)構(gòu)，具體65nm制程和45nm制程的信號(hào)轉(zhuǎn)換電路圖分別如圖2a、圖2b所示。

發(fā)明內(nèi)容
針對(duì)上述存在的問(wèn)題，本發(fā)明的目的是提供一種高速電流模式邏輯(CML)到互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)時(shí)鐘信號(hào)轉(zhuǎn)換電路，降低了原電路結(jié)構(gòu)的延時(shí)，并保持了原電路結(jié)構(gòu)的功能有效性。本發(fā)明的目的是通過(guò)下述技術(shù)方案實(shí)現(xiàn)的
一種高速電流模式邏輯到互補(bǔ)金屬氧化物半導(dǎo)體信號(hào)轉(zhuǎn)換電路，包括
第一差分單元，第二差分單元和輸出單元，所述第一差分單元包括第一差分管Ml、第二差分管M2,所述第二差分單元包括第三差分管M3、第四差分管M4,所述輸出單元由第一反相器和第二反相器串接而成，所述第一差分管Ml、所述第二差分管M2的柵極之間接收輸入電壓，所述第一差分管Ml的源極或者漏極與所述第二差分管M2的源極或者漏極連接，所述第一差分管Ml的源極或者漏極與所述第三差分管M3的源極或者漏極連接，所述第二差分管M2的源極或者漏極與所述第四差分管M4的源極或者漏極連接，所述第三差分管M3和所述第四差分管M4的柵極對(duì)接，所述第三差分管的柵極和其源極或者漏極連通，所述第一反相器的輸入端與所述第二差分管M2的源極或者漏極連接，所述第三差分管M3的源極或者漏極、所述第四差分管M4的源極或者漏極與電源電壓連接，其中，設(shè)有一電阻與所述第一反相器并聯(lián)。上述信號(hào)轉(zhuǎn)換電路，其中，所述第一差分管Ml和所述第二差分管M2為NMOS管。上述信號(hào)轉(zhuǎn)換電路，其中，所述第三差分管M3和所述第四差分管M4為PMOS管。上述信號(hào)轉(zhuǎn)換電路，其中，所述第一反相器的輸入端通過(guò)電阻與其輸出端連接。上述信號(hào)轉(zhuǎn)換電路，其中，所述信號(hào)轉(zhuǎn)換電路的延時(shí)時(shí)間為34ps。與已有技術(shù)相比，本發(fā)明的有益效果在于
本發(fā)明提供的CML到CMOS轉(zhuǎn)換電路較傳統(tǒng)電路將延時(shí)時(shí)間從64ps提高到了 34ps，提高了將近一倍，這樣為高速并轉(zhuǎn)串電路提供了更多的時(shí)鐘延時(shí)冗余度。


圖I是傳統(tǒng)的CML轉(zhuǎn)成CMOS的高速并轉(zhuǎn)串電路示意 圖2a、圖2b分別是現(xiàn)有技術(shù)中的65nm制程和45nm制程的CML轉(zhuǎn)成CMOS的高速并轉(zhuǎn)串電路不意 圖3是本發(fā)明的CML轉(zhuǎn)成CMOS的高速并轉(zhuǎn)串電路示意 圖4是本發(fā)明的CML轉(zhuǎn)成CMOS的高速并轉(zhuǎn)串電路的仿真輸出波形圖。
具體實(shí)施例方式下面結(jié)合原理圖和具體操作實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。如圖3所示，本發(fā)明高速電流模式邏輯(CML)到互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)時(shí)鐘信號(hào)轉(zhuǎn)換電路包括第一差分單元，第二差分單元和輸出單元，第一差分單元包括第一差分管Ml、第二差分管M2,第二差分單元包括第三差分管M3、第四差分管M4,輸出單元由第一反相器100和第二反相器200串接而成，第一差分管Ml、第二差分管M2的柵極之間接收輸入電壓DP、DN，第一差分管Ml的源極或者漏極與第二差分管M2的源極或者漏極連接，第一差分管Ml的源極或者漏極與第三差分管M3的源極或者漏極連接,第二差分管M2的源極或者漏極與第四差分管M4的源極或者漏極連接，第三差分管M3和第四差分管M4的柵極對(duì)接，第三差分管的柵極和其源極或者漏極連通，第一反相器的輸入端與第二差分管M2的源極或者漏極連接，第三差分管M3的源極或者漏極、第四差分管M4的源極或者漏極與電源電壓VDD連接，其中，設(shè)有一電阻110與第一反相器100并聯(lián)，即第一反相器100的輸入端通過(guò)電阻110與其輸出端連接。如此在第一反相器100輸入輸出端用一電阻110相連,擴(kuò)展了第一反相器100作為放大器的帶寬，所以縮短了從CML轉(zhuǎn)換到CMOS信號(hào)的延時(shí)時(shí)間。進(jìn)一步地,第一差分管Ml和第二差分管M2為NMOS管。進(jìn)一步地，第三差分管M3和第四差分管M4為PMOS管。進(jìn)一步地，通過(guò)圖4的傳統(tǒng)轉(zhuǎn)換電路與改進(jìn)后的轉(zhuǎn)換電路仿真輸出波形圖可以看至IJ，本發(fā)明較傳統(tǒng)電路將延時(shí)時(shí)間從64ps提高到了 34ps，提高了將近一倍，這樣為高速并轉(zhuǎn)串電路提供了更多的時(shí)鐘延時(shí)冗余度。綜上所述，本發(fā)明提供的CML到CMOS轉(zhuǎn)換電路較傳統(tǒng)電路將延時(shí)時(shí)間從64ps提高到了 34ps，提高了將近一倍，這樣為高速并轉(zhuǎn)串電路提供了更多的時(shí)鐘延時(shí)冗余度。
以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但本發(fā)明并不限制于以上描述的具體實(shí)施例，其只是作為范例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)該高速CML到CMOS時(shí)鐘信號(hào)轉(zhuǎn)換電路進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作出的均等變換和修改， 都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.ー種高速電流模式邏輯到互補(bǔ)金屬氧化物半導(dǎo)體信號(hào)轉(zhuǎn)換電路，包括 第一差分単元，第二差分単元和輸出單元，所述第一差分単元包括第一差分管Ml、第二差分管M2,所述第二差分單元包括第三差分管M3、第四差分管M4,所述輸出單元由第一反相器和第二反相器串接而成，所述第一差分管Ml、所述第二差分管M2的柵極之間接收輸入電壓，所述第一差分管Ml的源極或者漏極與所述第二差分管M2的源極或者漏極連接，所述第一差分管Ml的源極或者漏極與所述第三差分管M3的源極或者漏極連接，所述第二差分管M2的源極或者漏極與所述第四差分管M4的源極或者漏極連接，所述第三差分管M3和所述第四差分管M4的柵極對(duì)接，所述第三差分管的柵極和其源極或者漏極連通，所述第一反相器的輸入端與所述第二差分管M2的源極或者漏極連接，所述第三差分管M3的源極或者漏極、所述第四差分管M4的源極或者漏極與電源電壓連接，其特征在于，設(shè)有一電阻與所述第一反相器并聯(lián)。
2.根據(jù)權(quán)利要求I所述的信號(hào)轉(zhuǎn)換電路，其特征在于，所述第一差分管Ml和所述第二差分管M2為NMOS管。
3.根據(jù)權(quán)利要求I所述的信號(hào)轉(zhuǎn)換電路，其特征在于，所述第三差分管M3和所述第四差分管M4為PMOS管。
4.根據(jù)權(quán)利要求I所述的信號(hào)轉(zhuǎn)換電路，其特征在于，所述第一反相器的輸入端通過(guò)電阻與其輸出端連接。
5.根據(jù)權(quán)利要求I所述的信號(hào)轉(zhuǎn)換電路，其特征在于，所述信號(hào)轉(zhuǎn)換電路的延時(shí)時(shí)間為 34ps。
全文摘要
本發(fā)明公開(kāi)了一種高速電流模式邏輯到互補(bǔ)金屬氧化物半導(dǎo)體信號(hào)轉(zhuǎn)換電路，包括第一差分單元，第二差分單元和輸出單元，其中，設(shè)有一電阻與第一反相器并聯(lián)。第一差分管M1和第二差分管M2為NMOS管，第三差分管M3和第四差分管M4為PMOS管。本發(fā)明提供的CML到CMOS轉(zhuǎn)換電路較傳統(tǒng)電路將延時(shí)時(shí)間從64ps提高到了34ps，提高了將近一倍，這樣為高速并轉(zhuǎn)串電路提供了更多的時(shí)鐘延時(shí)冗余度。
文檔編號(hào)H03M9/00GK102916704SQ201110322330
公開(kāi)日2013年2月6日 申請(qǐng)日期2011年10月21日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者曹永峰 申請(qǐng)人:上海華力微電子有限公司