專利名稱：包括常數(shù)調整電路的半導體集成電路的制作方法
技術領域：
本發(fā)明涉及一種時間常數(shù)調整電路和使用該時間常數(shù)調整電路的時間常數(shù)調整方法，并且更具體而言，涉及一種具有可變電阻的時間常數(shù)調整電路和使用該時間常數(shù)調整電路的時間常數(shù)調整方法。
背景技術：
作為電阻R值和電容C值的乘積的值RC被稱作時間常數(shù)。時間常數(shù)被用于設置濾波器截止頻率的方法，并且較大時間常數(shù)與較長時間時段相關。通過設置電阻R和電容 C為可選值，可以在電路中設置時間常數(shù)。此處，電阻R和電容C值的變化直接與設置在電路中的時間常數(shù)的精確度相關。通常，在集成電路外部準備的電阻和電容變化在幾個百分比以內，但是在集成電路中形成的電阻和電容變化大約為15%。在后一情況下，作為電阻和電容乘積的時間常數(shù)變化將達到 30%，并且上述實例中濾波器內的截止頻率被改變而導致電路特性變差。結合以上說明，專利文獻1(JP H10-322162A)公開了一種涉及時間常數(shù)調整電路的技術。時間常數(shù)調整電路調整集成電路中電子電路的時間常數(shù)。時間常數(shù)調整電路具有時間基準產(chǎn)生部、時間常數(shù)產(chǎn)生部、確定部和存儲部。此處，時間基準產(chǎn)生部被配置為包括提供在集成電路外部的時間常數(shù)電路并產(chǎn)生時間常數(shù)電路的時間常數(shù)隨著時間流逝而變化的時間基準信號。時間常數(shù)產(chǎn)生部被配置成包括集成電路中的時間常數(shù)電路并產(chǎn)生時間常數(shù)電路的時間常數(shù)隨著時間流逝而變化的時間常數(shù)信號。確定部確定在時間基準信號達到預定值時的時間以及在時間常數(shù)信號達到預定值時的時間。存儲部存儲確定部的確定結果。時間常數(shù)調整電路基于存儲部的輸出來調整電子電路的時間常數(shù)。將描述專利文獻1中的時間常數(shù)調整電路。圖1是示意性示出專利文獻1中時間常數(shù)調整電路的構造的框圖。該時間常數(shù)調整電路提供有時間基準產(chǎn)生部10、時間常數(shù)產(chǎn)生部20、確定部30、存儲部40和電子電路 50。應當注意，開始信號輸出部(未示出)被連接到圖1的時間常數(shù)調整電路。將描述時間常數(shù)調整電路的各部和外部元件的連接關系。時間基準產(chǎn)生部10和時間常數(shù)產(chǎn)生部20連接到開始信號輸出部(未示出)。時間基準產(chǎn)生部10和時間常數(shù)產(chǎn)生部20的輸出連接到確定部30。確定部30連接到存儲部40。存儲部40連接到電子電路 50。時間常數(shù)調整電路實施校正以使得集成電路中的時間常數(shù)產(chǎn)生部的時間常數(shù)接近作為布置在集成電路外部的時間基準產(chǎn)生部的時間常數(shù)的基準值。一般，布置在外部的電阻和電容的變化在幾個百分比以內，而形成在集成電路上的電阻和電容的變化約為15%。因此，作為R和C乘積的時間常數(shù)的變化落在約30%以內， 從而導致諸如濾波器中的截止頻率波動的特性變差。圖2是示出根據(jù)專利文獻1的時間常數(shù)調整電路的特定構造實例的電路圖。圖2 中的時間常數(shù)調整電路提供有時間基準產(chǎn)生部10、時間常數(shù)產(chǎn)生部21、確定部31、存儲部41和電子電路51。此處，圖2中的時間常數(shù)產(chǎn)生部21、確定部31、存儲部41和電子電路51 分別對應于圖1中的時間常數(shù)產(chǎn)生部20、確定部30、存儲部40和電子電路50。時間基準產(chǎn)生部10包括電容1011、電阻1021和開關1031。時間產(chǎn)生產(chǎn)生部21包括電容2111、電阻2121和開關2131。確定部31和存儲部41包括第一和第二放大器3011 和3012、觸發(fā)器4111和電源Vbl。電子電路51包括輸入節(jié)點5111、放大器5121、第一和第二電容5131和5132、第一至第六電阻5141至5146、第一至第三開關5151至5153以及電源 VAG。電容1011的一端接地。電容1011的另一端連接到電阻1021的一端、開關1031 的一端和放大器3011的非反相輸入。電阻1021的另一端連接到電源Vcc。開關1031的另一端接地。開始信號(未示出)連接到開關1031的控制輸入。電容2111的一端接地。電容2111的另一端連接到電阻2121的一端、開關2131 的一端和放大器3012的非反相輸入。電阻2121的另一端連接到電源Vcc。開關2131的另一端接地。開始信號(未示出)連接到開關2131的控制輸入。兩個放大器3011和3012中每一個的反相輸入連接到電源Vbl。兩個放大器3011 和3012的輸出分別連接到觸發(fā)器4111的兩個輸入端子。觸發(fā)器4111的輸出連接到三個開關5151至5153中的每一個開關的控制輸入。輸入節(jié)點5111連接到兩個電阻5141和5142的一端。電阻5142的另一端連接到開關5151的一端。開關5151的另一端連接到電阻5141的另一端、兩個開關5152和5153 的每一端、兩個電阻5143和5145的一端以及電容5132的一端。電容5132的另一端接地。 開關5152的另一端連接到電容5144的一端。電阻5144的另一端連接到電阻5143的另一端、電容5131的一端和放大器5121的反相輸入。開關5153的另一端連接到電阻5146的一端。放大器5121的非反相輸入連接到電源VAG。放大器5121的輸出連接到電容5131的另一端和兩個電阻5145和5146的另一端。此處，電容1011和電阻1021用于產(chǎn)生基準時間常數(shù)。應注意這樣一個事實，電容1011和電阻1021被布置，以便提高電容值和電阻值的精確度，或者提高時間常數(shù)的精確度。圖3是示出根據(jù)專利文獻1的另一時間常數(shù)調整電路的構造的電路圖。圖3中的時間常數(shù)調整電路提供有時間基準產(chǎn)生部10、時間常數(shù)產(chǎn)生部22、確定部32、存儲部42、電子電路52和計數(shù)器60。此處，圖3中的時間常數(shù)產(chǎn)生部22、確定部32、存儲部42和電子電路52分別對應于圖1中的時間常數(shù)產(chǎn)生部20、確定部30、存儲部40和電子電路50。圖3中的時間基準產(chǎn)生部10的組件與上述圖2中的組件相同。時間常數(shù)產(chǎn)生部 22包括電容2211、n+l個電阻2221-0至2221-n、開關2231和η個開關2231-1至2231-η。 確定部32和存儲部42包括兩個放大器3011和3012、計數(shù)器4211和電源Vbl。電子電路 52包括輸入、放大器5221、電容5231、m+1個電阻5241-0至5241_m和m個開關5251-1至 5251-π ο電容1011的一端接地。電容1011的另一端連接到電阻1021的一端、開關1031 的一端和放大器3011的非反相輸入。電阻1021的另一端連接到電源Vcc。開關1031的另一端接地。開始信號連接到開關1031的控制輸入。電容2211的一端接地。電容2211的另一端連接到電阻2221-0的一端、開關2231的一端、η個開關2231-1至2231-η的一端和放大器3012的非反相輸入。η個開關2231-1 至2231-η的另一端分別連接到η個電阻2221-1至2221_η的一端。電阻2221-0的另一端和電阻2221-1至2221-η的另一端連接到電源Vcc。開始信號連接到開關2231的控制輸入和計數(shù)器60的輸入。計數(shù)器60的N個輸出分別連接到η個開關2231-1至2231-η的控制輸入。電源Vbl連接到兩個放大器3011和3012中的每一個放大器的反相輸入。兩個放大器3011和3012分別連接到計數(shù)器4211的兩個輸入。m個開關5251-1至5251_m的控制輸入分別連接到計數(shù)器4211的m個輸出。電子電路52的輸入連接到m+1個電阻5241-0至5241-m的一端。m個電阻5241-1 至5241-m的另一端分別連接到m個開關5251-1至5251_m的一端。電阻5241-0的另一端連接到m個開關5251-1至5251-m的另一端、電容5231的一端和放大器5221的非反相輸入。放大器5221的反相輸入連接到放大器5221的輸出。圖3中的時間常數(shù)調整電路基于多個電阻的組合來調整時間常數(shù)。此時，n+1個電阻和計數(shù)器60在用于調整時間常數(shù)的模式下使用，同時其他m+1個電阻和計數(shù)器4211在其中產(chǎn)生調整的時間常數(shù)的正常操作模式下使用。應注意這樣一個事實，集成電路規(guī)模因此增加。引用列表[專利文獻 1] JP H10-322162A

發(fā)明內容
在根據(jù)專利文獻1的時間常數(shù)調整電路中，必須準備用于基準的時間常數(shù)產(chǎn)生電路。由于時間常數(shù)產(chǎn)生電路的面積，半導體芯片面積增加。此外，在根據(jù)專利文獻1的時間常數(shù)調整電路中，制備專用于通過使用精細分辨率來調整時間常數(shù)變化的大規(guī)模電路，從而導致集成電路布局增加。由于這些原因，通過增加制造成本來實現(xiàn)根據(jù)專利文獻1的時間常數(shù)調整電路。因此，本發(fā)明提供一種包括時間常數(shù)調整電路的半導體器件，其中能夠通過使用開關電容器來獲得高精確度。在本發(fā)明的一個方面，半導體集成電路包括包括可變電阻、積分電容和放大器的積分電路；開關電容器，其連接到與可變電阻并聯(lián)的放大器；以及調整電路，其被配置成調整可變電阻的電阻值。該積分電路根據(jù)基于可變電阻的電阻值和積分電容的電容值確定的第一時間常數(shù)以及基于開關電容器的電容值和積分電容的電容值確定的第二時間常數(shù)來產(chǎn)生電壓控制信號。該調整電路基于控制信號來調整可變電阻的電阻值。在本發(fā)明的另一方面，提供了一種調整積分電路的可變電阻元件的電阻值的方法，該積分電路包括可變電阻、積分電容和放大器。該方法通過以下步驟實現(xiàn)根據(jù)基于可變電阻的電阻值和電容的電容值確定的第一時間常數(shù)，將電荷注入到積分電容中；將與放大器的連接從可變電阻元件切換到開關電容器；根據(jù)基于開關電容器的電容值和電容的電容值確定的第二時間常數(shù)來排出存儲在電容中的電荷；以及在排出電荷之后，基于電容元件的電壓來設置可變電阻的電阻值。在根據(jù)本發(fā)明的時間常數(shù)調整電路中，通過使用開關電容器，即使在時間常數(shù)產(chǎn)生電路并入到集成電路中的狀態(tài)下，也能保持足夠的精確度。用于存儲時間常數(shù)的校正結果的存儲部被進一步布置成使得時間常數(shù)調整之后的時間常數(shù)調整電路和正常操作電路能夠被部分地共同使用。能夠節(jié)省集成電路的端子數(shù)目和半導體芯片的面積，且因此可以降低制造成本。此外，只要從外部提供電源，就可自動地且自主地調整時間常數(shù)。


從結合附圖對某些實施例進行的以下描述，本發(fā)明的上述和其他目的、優(yōu)點和特征將更加明顯，其中圖1是示意性示出常規(guī)時間常數(shù)調整電路的構造的框圖；圖2是示出常規(guī)時間常數(shù)調整電路的特定構造的電路圖；圖3是示出另一時間常數(shù)調整電路的構造的電路圖；圖4是示意性示出電子電路整體構造的框圖，該電子電路使用根據(jù)本發(fā)明實施例的時間常數(shù)調整電路；圖5是示意性示出根據(jù)本發(fā)明實施例的時間常數(shù)調整電路的構造的框圖；圖6是示出根據(jù)本發(fā)明實施例的時間常數(shù)調整電路的特定構造的電路圖；圖7是示出根據(jù)本發(fā)明實施例的時間常數(shù)調整電路的構造的電路圖，其中增加了觸發(fā)器部；圖8是示出根據(jù)本發(fā)明實施例的當執(zhí)行時間常數(shù)調整模式時觀察到的信號的時間圖；圖9是示出使用開關電容器的積分電路的電路圖；圖IOA是示出在使用電阻的積分電路中的連續(xù)時間信號處理構造的圖；圖IOB是示出在使用開關電容器的積分電路中的分離時間信號處理構造的圖；以及圖11示出了當執(zhí)行根據(jù)本發(fā)明的時間常數(shù)調整模式時觀察到的信號的時間圖。
具體實施例方式以下，將參考附圖來描述根據(jù)本發(fā)明的用于實現(xiàn)為半導體集成電路的時間常數(shù)調整電路。[第一實施例]圖4是示意性示出使用根據(jù)本發(fā)明第一實施例的時間常數(shù)調整電路的電子電路構造的框圖。該電子電路提供有天線部(ANT)、低噪聲放大器電路部(LNA)、混頻電路部，復數(shù)帶通濾波器部(IF_FIL)、可變增益放大器電路部(VGA)、模數(shù)轉換器(ADC)和數(shù)字基帶電路部(DBB)。通過天線(ANT)經(jīng)由LC阻抗匹配電路(LC-匹配)來接收無線信號。低噪聲放大器電路部(LNA)被布置在天線部ANT的后級，以及所接收的信號通過開關(SW)被提供到低噪聲放大器電路部(LNA)并通過其放大?；祛l電路部中的每個被布置在低噪聲放大器電路部(LNA)的后級處。通過振蕩器(Lo)產(chǎn)生正交信號并將其提供給混頻電路部?；祛l電路部包括用于中頻帶的放大器(IFA)。復數(shù)帶通濾波器部(IF_FIL)分別被布置的混頻電路部的后級處。復數(shù)帶通濾波器部(IF_FIL)相互連接。用于調整濾波功能的5位數(shù)據(jù)從濾波器部(IF_FIL)提供到轉換表?？勺冊鲆娣糯笃麟娐凡縑GA被布置在復數(shù)帶通濾波器部 (IF_FIL)之一的后級處。模數(shù)轉換器(ADC)被布置在可變增益放大器電路部(VGA)的后級處。模數(shù)轉換器(ADC)響應于5位數(shù)據(jù)、從轉換表接收6位數(shù)據(jù)，以及對放大器(VGA)的輸出實施A/D轉換。數(shù)字基帶電路部(DBB)被布置在模數(shù)轉換器ADC的后級處。數(shù)字基帶電路部(DBB)也連接到可變增益放大器電路部(VGA)。天線部(ANT)接收高頻信號。低噪聲放大器電路部(LNA)放大高頻信號。通過振蕩器(Lo)產(chǎn)生正交信號并將其提供給混頻電路部?；祛l電路部混合正交信號和放大器 (LNA)的輸出，并將放大的高頻信號轉換成中頻信號。混頻電路部包括放大器(IFA)，其放大中頻信號。復數(shù)帶通濾波器部(IF_FIL)通過使用提供到轉換表的5位校正數(shù)據(jù)，將濾波功能應用到放大的中頻信號?？勺冊鲆娣糯笃麟娐凡縑GA對中頻信號實施增益控制。模數(shù)轉換器(ADC)通過使用6位校正數(shù)據(jù)，對已經(jīng)經(jīng)歷增益控制的中頻信號實施模數(shù)轉換。數(shù)字基帶電路部(DBB)解調已經(jīng)經(jīng)歷了模數(shù)轉換的信號，去除近似的干擾波，并對可變增益放大器電路部(VGA)實施反饋增益調整。在圖4中示出的電子電路中，時間常數(shù)調整電路包括在復數(shù)帶通濾波器部(IF_ FIL)中。在傳統(tǒng)技術中，時間常數(shù)調整電路通過微計算機來搜索電阻值校正數(shù)據(jù)，以及模數(shù)轉換器ADC接收校正結果作為電容值的校正數(shù)據(jù)。在傳統(tǒng)的技術中，通過微計算機來搜索并存儲校正數(shù)據(jù)，而在本發(fā)明中，由于時間常數(shù)調整電路實施校正數(shù)據(jù)的自搜索，因此不需要微計算機。在本發(fā)明中，分開地提供寄存器以保持校正數(shù)據(jù)的搜索結果，使得模數(shù)轉換器 (ADC)可用作單個單元。圖5是示意性示出本發(fā)明第一實施例中的時間常數(shù)調整電路的構造的框圖。圖5 中示出的時間常數(shù)調整電路提供有用作調整電路的目標時間常數(shù)產(chǎn)生部1、作為開關電容器的基準時間常數(shù)產(chǎn)生部2、確定部3、存儲部4，和用作積分電路的目標電子電路5。應當注意，目標電子電路5被提供在目標時間常數(shù)產(chǎn)生部1和確定部3上方。將描述在圖5中的時間常數(shù)調整電路中的各部之間的連接關系。目標時間常數(shù)產(chǎn)生部1和基準時間常數(shù)產(chǎn)生部2連接到確定部3。確定部3連接到存儲部4。圖6是示出根據(jù)本發(fā)明第一實施例的時間常數(shù)調整電路的特定構造的電路圖。與圖5的時間常數(shù)調整電路相似，圖6的時間常數(shù)調整電路提供有目標時間常數(shù)產(chǎn)生部1、基準時間常數(shù)產(chǎn)生部2、確定部3和存儲部4。目標時間常數(shù)產(chǎn)生部1包括計數(shù)器101、選擇電路102、解碼器103、可變電阻104和輸入節(jié)點105?；鶞蕰r間常數(shù)產(chǎn)生部2是開關電容器， 其包括電容211和四個開關221至224。確定部3包括放大器311、積分電容321、電容322、 三個電阻331至333和開關341。存儲部4包括觸發(fā)器部410和校正結果輸出節(jié)點420。將描述圖6的時間常數(shù)調整電路中的各組件之間的連接關系。計數(shù)器101連接到選擇器的第一輸入。計數(shù)器101也連接到開關341。選擇電路102連接到解碼器103和觸發(fā)器部410。解碼器103連接到可變電阻104。可變電阻104的一端連接到輸入節(jié)點105。 可變電阻104的另一端連接到放大器311的反相輸入、開關341的一端、積分電容321的一端和開關224的一端。開關224的另一端連接到電容211的一端和開關223的一端。開關223的另一端接地。電容211的另一端連接到開關221的一端和開關222的一端。開關221的另一端接地。開關222的另一端接地。
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放大器311的非反相輸入連接到兩個電阻331和332之間的連接節(jié)點。電阻331 的另一端接地。電阻332的另一端連接到電源電壓。放大器311的輸出連接到開關341的另一端、積分電容321的另一端和電阻333的一端。電阻333的另一端連接到電容322的一端和觸發(fā)器部410。電容322的另一端接地。觸發(fā)器410的輸出連接到輸出節(jié)點420和選擇電路102。將描述根據(jù)本發(fā)明的圖6中示出的時間常數(shù)調整電路的操作。根據(jù)本發(fā)明的時間常數(shù)調整電路具有時間常數(shù)調整模式和正常操作模式。在開始操作時，時間常數(shù)調整電路在時間常數(shù)調整模式下操作。當時間常數(shù)調整模式結束時，操作模式轉變?yōu)檎２僮髂Ｊ?。將描述根?jù)本發(fā)明的時間常數(shù)調整電路中的時間常數(shù)調整模式。在時間常數(shù)調整模式中，首先，計數(shù)器101開始計數(shù)操作，以及將指示計數(shù)值的計數(shù)輸出信號輸出到選擇電路102。選擇電路102從計數(shù)器101選擇計數(shù)器輸出信號，并將其輸出到解碼器103。解碼器103基于從選擇電路102輸出的計數(shù)器輸出信號來產(chǎn)生解碼器輸出信號。解碼器輸出信號被提供給可變電阻104。根據(jù)來自解碼器103的解碼器輸出信號來切換可變電阻104的電阻值R。因此，時間常數(shù)RC變化，時間常數(shù)RC基于可變電阻104的電阻值R和積分電容 321的電容值C來確定。應注意，在這一點上，時間常數(shù)RC的值僅僅通過臨時信號來表示。每當輸出計數(shù)值的計數(shù)器輸出信號，計數(shù)器101就激活初始化信號miT，并且初始化信號INIT被輸出到開關341。當激活初始化信號INIT時，開關341接通。當開關341 接通時，積分電容321放電。每次積分電容321放電，就重置積分的值。用于計數(shù)的積分操作持續(xù)足夠比較時間常數(shù)那么長的時段。期望該時段的長度約為時間常數(shù)的10倍?？勺冸娮?04的電阻值根據(jù)計數(shù)來增加，并且因此在該時段期間的一時間處超出與開關電容器相對應的等效電阻值。此時，在放大器311的反相輸入中，反轉從目標時間常數(shù)操作部1提供的電流和通過基準時間常數(shù)產(chǎn)生部2排出的電流之間的關系，并且結果是， 放大器311的輸出信號被反相。當放大器311的輸出信號被反相時，反相的信號被提供給存儲部4的時鐘端子，以及觸發(fā)器部410存儲來自計數(shù)器101的、經(jīng)由選擇電路102的計數(shù)值。參考圖9和10，將詳細描述能夠通過使用開關電容器產(chǎn)生高精確度基準時間常數(shù)的原因。基準時間常數(shù)產(chǎn)生部2通過組合積分電容321和等效于開關電容器的電阻來設置目標時間常數(shù)。將描述理想上通過使用開關電容器產(chǎn)生時間常數(shù)的原理。圖9是示出使用開關電容器的積分電路的電路圖。積分電路具有放大器311、電容 211、積分電容321、四個開關221至224、電源電壓、時鐘信號輸入241和反相電路231。將描述圖9的積分電路中的各組件之間的連接關系。在放大器311、電容211、積分電容321和四個開關221至2M之間的連接關系與圖6中的連接關系相同，且將省略其描述。應當注意開關221的另一端不接地，而是連接到電源電壓。時鐘信號節(jié)點241連接到反相電路231和兩個開關221和223中的每一個。反相電路231連接到兩個開關222和 224中的每一個。將描述圖9的積分電路中的操作。最初，從時鐘信號節(jié)點241提供時段性時鐘信號 CLK。
首先，在時鐘信號的高電平時，兩個開關221和223接通并且兩個開關222和2M 斷開。此時，開關電容器的電容211根據(jù)以下電荷來充電AQ = CsXVin此處，Cs是開關電容器的電容值，以及Vin是電源電壓。接下來，在時鐘信號CLK的低電平時，兩個開關221和223斷開并且兩個開關222 和2M接通。此時，充電到電容211中的電荷Δ Q被轉移到積分電容321。通過轉移電荷Δ Q，下面的電流在電容211和積分電容321之間流動I=AQX fCLK = CsX Vin X fCLK此處，fCLK是時鐘信號CLK的頻率。當將歐姆定律應用于電流I時，可以獲得以下等式I = Vin/Requiv此處，Requiv是對應于電容211的等效電阻值且可表示如下Requiv = l/(CsXfCLK)圖IOA和IOB是用于比較積分器中的連續(xù)時間信號處理構造和分離時間信號處理構造的圖。圖IOA示出使用電阻的積分電路中的連續(xù)時間信號處理構造。圖IOB示出使用開關電容器的積分電路中的分離時間信號處理構造。圖IOB的電路圖通過簡化圖9的電路圖來提供且將省略其詳細說明。圖IOA的電路圖通過用電阻R替換圖9的電路圖中的開關電容器來提供。因此，認為圖IOA的電路和圖IOB的電路實施操作以具有相同的特性。但是，在圖IOA的電路中，基于電阻R和積分電容Ci的乘積來確定時間常數(shù)τ。 因此，時間常數(shù)τ的精確度很大程度上受到電阻R和積分電容Ci的變化的影響。相反，在圖IOB的電路中，基于開關電容器的電容Cs和積分電容Ci的比率以及時鐘信號頻率fM來確定時間常數(shù)τ。通常，相鄰布置在集成電路中的元件具有相似變化，使得開關電容器中的電容Cs和積分電容Ci的比率基本上是固定的。因此，與圖IOA的情況相比，圖IOB中的時間常數(shù)τ對變化具有耐受性。也就是，只要時鐘信號頻率fM保持在固定狀態(tài)，時間常數(shù) τ就可以是固定的?；鶞蕰r間常數(shù)產(chǎn)生部2通過使用開關電容器來提供高度精確的基準時間常數(shù)。圖7是示出根據(jù)本發(fā)明的時間常數(shù)調整電路的構造的電路圖，其中將觸發(fā)器部 430增加到低通濾波器322和323以及觸發(fā)器部410的后級。與圖6相比，其他變化增加到圖7的時間常數(shù)調整電路。此處，將描述具有4位精確度的校正數(shù)據(jù)的情況。更具體地，計數(shù)器101輸出表示計數(shù)值的4位計數(shù)器輸出信號。選擇電路102內部地提供有四個選擇器?？勺冸娮?04包括串聯(lián)連接的16個電阻元件RO至R15。15個開關SO至S14分別連接到在這16個電阻元件RO至R15中的每兩個之間的15個連接節(jié)點。 解碼器103接收4位計數(shù)器輸出信號，并將其轉換成15位解碼器輸出信號以控制15個開關SO至S14。存儲部4包括在前級中的觸發(fā)器部410、在后級中的觸發(fā)器部430和用于波形重分割(re-segmentation)的觸發(fā)器441。觸發(fā)器部410包括四個觸發(fā)器411至414。觸發(fā)器部430包括四個觸發(fā)器431至434。校正結果輸出節(jié)點420包括四個校正結果輸出端421 至 424。
計數(shù)器101輸出時鐘信號CLK的計數(shù)值、作為控制信號的第一初始化信號miT，作為控制信號的第二初始化信號INITD以及控制選擇電路102的控制信號TUNE。此處，通過延遲第一初始化信號INIT半個時鐘時段來獲得第二初始化信號INITD。計數(shù)器101不僅連接到開關341，而且連接到波形重分割觸發(fā)器441。計數(shù)器101連接到四個觸發(fā)器411至 414中的每一個的時鐘輸入，以對其提供第二初始化信號INITD。計數(shù)器101連接到選擇電路102中的四個選擇器中的每一個，以對其提供控制信號TUNE。在選擇電路102中的四個選擇器不僅連接解碼器103，還分別連接到觸發(fā)器部410 中的四個觸發(fā)器411至414。在觸發(fā)器部410中的四個觸發(fā)器411至414分別連接到觸發(fā)器部430中的四個觸發(fā)器431至434的時鐘輸入。低通濾波器323和322連接到波形重分割觸發(fā)器441。波形重分割觸發(fā)器441連接到觸發(fā)器部430中的四個觸發(fā)器431至434的時鐘輸入。觸發(fā)器部430中的四個觸發(fā)器431至434連接到校正結果輸出端421和424，并且也分別連接到選擇電路102中的四個選擇器。從選擇電路102向觸發(fā)器部410中的觸發(fā)器411至414和解碼器103提供校正數(shù)據(jù)。應當注意，校正數(shù)據(jù)的精確度可以是除了 4位以外的可選的位數(shù)。此時，組件的總數(shù)將變化，這取決于校正數(shù)據(jù)的精確度。圖8示出在根據(jù)本發(fā)明的時間常數(shù)調整模式下觀察的11個信號中的每一個的時間圖。在圖8的時間圖中，水平軸示出時間。這11個時間圖從上到下對應于時鐘信號CLK、 四個分頻時鐘信號、第一初始化信號INIT、4位計數(shù)器輸出信號的低2位(cO和cl)以及15 個分接頭開關SO至S14的三個分接頭(sO、si和W)切換的波形。從外部單元提供的時鐘信號CLK具有頻率fM。計數(shù)器101接收時鐘信號CLK，以及在該實例中實施4級的分頻之后輸出第一初始化信號INIT和計數(shù)器輸出信號。更具體地，在該實例中，在每時鐘信號CLK的16個周期的時段中，將第一初始化信號INIT設置成高電平一次、僅達時鐘信號CLK的一個周期，并且在剩余時間時段內保持為低電平。對于時鐘信號CLK的16個周期的每個時段，從計數(shù)器101 輸出的計數(shù)器輸出信號的最小有效位cO也在高電平和低電平之間切換。對于時鐘信號CLK的32個周期、64個周期和1 個周期的每個時段，從計數(shù)器101 輸出的計數(shù)器輸出信號的較高位在高電平和低電平之間切換。響應于從計數(shù)器101輸出的計數(shù)器輸出信號，解碼器103輸出15位的解碼器輸出信號，以分別控制15個開關SO至S14。此處，在15位解碼器輸出信號中，僅一位被設置成高電平，而剩余位全部保持為低電平。也就是，僅15個開關SO至S14中的一個開關被接通而剩余開關全部斷開。此處，接通的開關對應于從計數(shù)器101輸出的計數(shù)器輸出信號。更具體地，隨著計數(shù)器101中計數(shù)的增加，從第一開關SO至第十五個開關S14的開關以該順序接通。如上所述，每次計數(shù)值切換，第一初始化信號INIT都被設置成高電平并且重置積分值。該實例中，應當理解，在重置積分值之后，直到重置下一積分值經(jīng)過等于或大于時間常數(shù)10倍的時間時段。圖11示出當更詳細實施根據(jù)本發(fā)明的時間常數(shù)調整模式時觀察到的信號的時間圖。在圖11中，水平軸示出時間。圖11示出總共9個信號的時間圖。用于9個信號的時間圖對應于4位的計數(shù)器輸出信號、控制信號TUNE、4位的校正結果、從解碼器103輸出的 16位中的第一、第七、第八和第十五位的解碼器輸出信號、第一初始化信號INIT、第二初始化信號INITD、在濾波器傳輸之后的積分器輸出信號、在濾波器傳輸之前的積分器輸出信號和用于4位校正結果的臨時信號。應當注意，圖11中示出的4位計數(shù)器輸出信號對應于第一至第四位。圖11的計數(shù)器輸出信號的4位中，計數(shù)器輸出信號的第一和第二位與圖8中示出的低2位相同。如上所述，當可變電阻104的電阻值R超出與基準時間常數(shù)產(chǎn)生部2中開關電容器相對應的等效電阻值時，來自確定部3的輸出從低電平反轉成高電平。在圖11的實例中， 當解碼器輸出信號的八位處于高電平時，積分器輸出信號被反相。也就是，當解碼器輸出信號的第一至第七位處于高電平，積分器輸出信號處于低電平，而當其的第八至第十六位處于高電平時，積分器輸出信號處于低電平。該反相信號用作存儲部4的上升沿，以及那時的計數(shù)值被存儲在四個觸發(fā)器411至414中作為校正數(shù)據(jù)。此時，從確定部3輸出的確定信號的高頻分量通過連接到確定部3的后級的低通濾波器來去除。結果，與圖11中濾波器傳輸之后的積分器輸出信號不同，由存儲部4接收到的信號示出急劇升高的波形。將詳細描述觸發(fā)器部410和430的用于鎖存計數(shù)器輸出信號的操作。首先，從選擇電路102輸出的4位計數(shù)器輸出信號被分別存儲在觸發(fā)器部410中的四個觸發(fā)器411至 414中。應當注意，第二初始化信號INITD被提供到四個觸發(fā)器411至414中的每一個的時鐘輸入。因此，四個觸發(fā)器411至414以對第一初始化信號INIT延遲半個周期來操作。接下來，存儲在觸發(fā)器部410中的四個觸發(fā)器411至414中的4位計數(shù)器輸出信號被分別提供給觸發(fā)器部430中的四個觸發(fā)器431至434。此處，從波形重分割觸發(fā)器441 輸出的信號被提供給四個觸發(fā)器431至434中的每一個的時鐘輸入。此外，將第一初始化信號INIT提供給波形重分割觸發(fā)器441的時鐘輸入。因此，四個觸發(fā)器431至414以對四個觸發(fā)器411至414進一步延遲半個周期來操作或者與第一初始化信號INIT同步操作。通過提供這兩個半周期延遲，在濾波器傳輸之后獲得的積分器輸出信號被設置成高電平時，四個觸發(fā)器431至434能夠確實鎖存計數(shù)器輸出信號。應當注意，如果僅為一級提供觸發(fā)器部并且與第一初始化信號INIT同步操作，則該計數(shù)器輸出信號在計數(shù)器輸出信號變化的時刻被鎖存，從而存在操作不穩(wěn)定的危險。當校正數(shù)據(jù)存儲在存儲部4中時，時間常數(shù)調整模式結束。當時間常數(shù)調整模式結束時，根據(jù)本發(fā)明的時間常數(shù)調整電路被自動地切換到正常操作模式。在圖11中，此時， 控制信號TUNE從高電平切換到低電平。對于一般目的，時間常數(shù)調整模式僅需要幾十μ 秒。將描述在根據(jù)本發(fā)明的時間常數(shù)調整電路中的正常操作模式。當時間常數(shù)調整電路的電源開啟時僅執(zhí)行一次調整，并且存儲在存儲部4中的校正數(shù)據(jù)保持連續(xù)，而沒有任何改變，除非時間常數(shù)調整電路的電源關斷。在該時段期間，存儲部4提供校正數(shù)據(jù)至選擇電路102。校正數(shù)據(jù)經(jīng)由解碼器103被轉換成解碼器輸出信號。解碼器輸出信號被提供到可變電阻104。根據(jù)解碼器輸出信號，可變電阻104的電阻值被校正為在時間常數(shù)調整模式中獲得的校正數(shù)據(jù)。如果非易失性快閃存儲器被進一步布置成存儲校正數(shù)據(jù)，則足以在時間常數(shù)調整電路的裝運時僅應用一次時間常數(shù)調整模式。根據(jù)本發(fā)明，在連續(xù)時間類型的Δ Σ ADC低通濾波器部中的電阻和積分器能夠轉移到時間常數(shù)調整模式中。因此，另外需要的組件僅是諸如計數(shù)器101、解碼器103和觸發(fā)器部410的小規(guī)模數(shù)字電路塊。換句話說，在根據(jù)本發(fā)明的時間常數(shù)調整電路中，不必增加僅用于時間常數(shù)調整目的的大規(guī)模電路塊。應當注意，在上述描述中，根據(jù)本發(fā)明的時間常數(shù)調整電路包括在圖4的電子電路中的復數(shù)帶通濾波器部IF_FIL中。但是，這僅是實例且本實施例中的時間常數(shù)調整電路的應用不限于上述實例。在根據(jù)本發(fā)明的時間常數(shù)調整電路中，作為用于產(chǎn)生基準時間常數(shù)的電路，基準時間常數(shù)產(chǎn)生部2能夠并入到集成電路中。這是由于即使基準時間常數(shù)產(chǎn)生部2提供在集成電路上，也能夠通過使用開關電容器來維持足夠高精確度的基準時間常數(shù)。結果，與基準時間常數(shù)產(chǎn)生部需要被布置在集成電路外部的情況相比，只要從外部單元向集成電路提供電源，就不僅能夠節(jié)省用于連接的端子，而且還能夠自動地且自主地調整時間常數(shù)的變化。此外，在根據(jù)本發(fā)明的時間常數(shù)調整電路中，在時間常數(shù)調整之后，在時間常數(shù)調整模式和正常操作模式這兩者下，能夠共享所需的多個電阻、多個開關和計數(shù)器。該共享使用的組件通過提供存儲部來實現(xiàn)，以及即使具有存儲部，也能夠基本減少集成電路的布局面積。此外，基準時間常數(shù)產(chǎn)生部可以形成在集成電路中，以用作使用主時鐘信號的開關電容器。也就是，不必準備集成電路外部的基準時間常數(shù)產(chǎn)生部，從而相應地節(jié)省集成電路中的端子數(shù)目。盡管上面已經(jīng)結合幾個實施例描述了本發(fā)明，但是本領域技術人員應該明白的是只提供這些實施例用于說明本發(fā)明，且不應以限制性意義依賴于其解釋權利要求。
權利要求
1.一種半導體集成電路，包括積分電路，所述積分電路包括可變電阻、積分電容和放大器； 開關電容器，所述開關電容器與所述可變電阻并聯(lián)地和所述放大器連接；以及調整電路，所述調整電路被配置成調整所述可變電阻的電阻值， 其中，所述積分電路基于第一時間常數(shù)以及第二時間常數(shù)來產(chǎn)生電壓的控制信號，其中所述第一時間常數(shù)基于所述可變電阻的電阻值和所述積分電容的電容值來確定，所述第二時間常數(shù)基于所述開關電容器的電容值和所述積分電容的電容值來確定，以及其中，所述調整電路基于所述控制信號來調整所述可變電阻的電阻值。
2.如權利要求1所述的半導體集成電路，其中，所述調整電路包括被配置成控制電阻值的計數(shù)器，其中，所述積分電路包括確定部，所述確定部被配置成確定所述第一時間常數(shù)和所述第二時間常數(shù)的關系以輸出控制信號；以及存儲部，所述存儲部被配置成響應于控制信號來存儲所述可變電阻值的校正結果。
3.如權利要求2所述的半導體集成電路，其中，所述調整電路還包括選擇電路，所述選擇電路被布置在所述可變電阻的前級中，并且被配置成輸出所述計數(shù)器的計數(shù)器輸出信號和所述存儲部中存儲的所述校正結果中的一個。
4.如權利要求3所述的半導體集成電路，其中，所述調整電路還包括開關，所述開關被配置成響應于來自所述選擇電路的選擇電路輸出信號來切換所述可變電阻的電阻值；以及解碼器，所述解碼器被配置成將所述選擇電路的輸出信號轉換成用于控制所述開關的信號。
5.如權利要求2至4中的任一項所述的半導體集成電路，其中，所述存儲部包括非易失性快閃存儲器。
6.一種調整積分電路的可變電阻元件的電阻值的方法，所述積分電路包括可變電阻、 積分電容和放大器，所述方法包括基于第一時間常數(shù)將電荷注入到所述積分電容中，其中所述第一時間常數(shù)基于所述可變電阻的電阻值和所述電容的電容值來確定；將與所述放大器的連接從所述可變電阻元件切換到開關電容器； 基于第二時間常數(shù)來排出存儲在所述電容中的電荷，其中所述第二時間常數(shù)基于所述開關電容器的電容值和所述電容的所述電容值來確定；以及在排出電荷之后，基于所述電容元件的電壓來設置所述可變電阻的電阻值。
7.如權利要求6所述的方法，其中，所述設置包括 當所述電容元件的電壓極性被反相時，產(chǎn)生控制信號； 響應于控制信號，將校正結果存儲在存儲單元中；以及調整所述可變電阻元件的可變電阻值，直到校正結果被存儲。
全文摘要
本發(fā)明提供一種包括常數(shù)調整電路的半導體集成電路。該半導體集成電路，包括具有可變電阻、積分電容和放大器的積分電路；以及與可變電阻并聯(lián)的放大器連接的開關電容器；以及被配置成調整可變電阻的電阻值的調整電路。積分電路根據(jù)基于可變電阻的電阻值和積分電容的電容值而確定的第一時間常數(shù)和基于開關電容器的電容值和積分電容的電容值而確定的第二時間常數(shù)來產(chǎn)生電壓的控制信號。該調整電路基于該控制信號來調整可變電阻的電阻值。
文檔編號H03H11/04GK102195612SQ201110059280
公開日2011年9月21日 申請日期2011年3月9日 優(yōu)先權日2010年3月9日
發(fā)明者岡芳孝 申請人:瑞薩電子株式會社