專利名稱：負(fù)電平高壓位移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及應(yīng)用于負(fù)電平高壓位移電路。
背景技術(shù)：
現(xiàn)在市場上很多半導(dǎo)體集成電路驅(qū)動(dòng)芯片或者功率電子芯片系統(tǒng)中，都存在不同 的電源電壓，有的電源電壓只有幾伏，有的電源電壓則高達(dá)幾十伏。為了將它們應(yīng)用在各種 不同的外接電子設(shè)備或裝置中，必須在這些設(shè)備或者裝置與使用不同電源電壓的驅(qū)動(dòng)芯片 或者功率電子芯片系統(tǒng)之間提供接口，從而必須在半導(dǎo)體集成電路中使用從高壓轉(zhuǎn)換低壓 或者低壓轉(zhuǎn)換高壓的電平位移電路。另外，為了在半導(dǎo)體集成電路中向每個(gè)電路塊提供最佳的電源電壓，因此需在不 同電源電壓的電路塊之間提供接口，也必須使用電平位移電路。因此可以預(yù)見未來電平位 移電路的重要性正日益增加。近來高效、節(jié)約、環(huán)保的綠色科技盛行，伴隨節(jié)能低功耗要求的出現(xiàn)，以及半導(dǎo)體 集成電路驅(qū)動(dòng)芯片以及功率電子芯片應(yīng)用范圍的不斷擴(kuò)大，半導(dǎo)體集成電路芯片越來越多 的應(yīng)用在高壓領(lǐng)域。在分立元件構(gòu)成的高壓負(fù)電平位移電路中，通常采用光電耦合器或脈沖變壓器來 實(shí)現(xiàn)，然而光耦傳輸線性范圍小，工作電流小，只能用于小電流范圍，脈沖變換器對指標(biāo)要 求比較高容易產(chǎn)生失真，最大的問題在于這兩種器件都不便于集成，因而這兩種方式在功 率集成電路中極少采用。目前市場上一種高壓電平位移電路如圖1所示。其中VH為高端浮動(dòng)電源，VB為高 端浮動(dòng)地，Ml和M2須為高壓PMOS管，該電路具有較小的功耗。但是該電路在高壓應(yīng)用時(shí)， Ml和M2管的柵極與源極之間需要承受很高的電壓，要求所設(shè)計(jì)的高壓PMOS管有較高柵源 耐壓，而該耐壓值超出了普通PMOS柵源耐壓的要求，這同時(shí)也給高壓PMOS管閾值設(shè)計(jì)帶來 了困難，所以一般適用于中低電壓電路的電平位移。綜上所述，目前所采用的高壓負(fù)電平位移電路由于涉及到耐高壓器件的實(shí)現(xiàn)以及 高低壓工藝的兼容，因此存在電路復(fù)雜，器件要求高，工藝實(shí)現(xiàn)困難，不適合高壓等應(yīng)用問 題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是，克服上述現(xiàn)有技術(shù)存在的不足以及存在的問題， 提供一種電平位移電路，在實(shí)現(xiàn)電平位移時(shí)，不需要使用高壓器件而全部使用中壓器件和 低壓器件。本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，負(fù)電平高壓位移電路，其特征在于， 包括第一恒壓源產(chǎn)生器、第二恒壓源產(chǎn)生器、反相器、偏置P型晶體管、偏置電路和筘位電 路；偏置電壓輸入端接第二恒壓源產(chǎn)生器，還通過反相器接第二恒壓源產(chǎn)生器；
3
偏置P型晶體管接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器，還和輸出端連接；偏置電路和筘位電路并聯(lián)于輸出端和低電平輸入端之間，低電平輸出端還連接第 一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器；高電平輸入端接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器；高壓負(fù)電平輸入端接第一恒壓源產(chǎn)生器。進(jìn)一步的，所有的晶體管皆為普通P型晶體管，而非高壓P型晶體管。所述第一恒壓源產(chǎn)生器包括第一晶體管和第二晶體管，并聯(lián)于高電平輸入端和第三晶體管之間；串聯(lián)的第三晶體管和第四晶體管，第四晶體管通過電阻接高壓負(fù)電平輸入端；第五晶體管，柵極和漏極連接，柵極還和第二晶體管的柵極連接，漏極通過電阻接 低電位。所述第二恒壓源產(chǎn)生器包括第八晶體管和第九晶體管，并聯(lián)于高電平輸入端和第十晶體管之間；串聯(lián)的第十晶體管和第十一晶體管，第十一晶體管通過電阻接高壓負(fù)電平輸入 端；第七晶體管，柵極和漏極連接，柵極還和第八晶體管的柵極連接，漏極通過電阻接 低電位。本發(fā)明在整個(gè)高壓負(fù)電平位移電路設(shè)計(jì)結(jié)構(gòu)中沒有使用高壓P型晶體管，是使用 普通P型晶體管，從而大大簡化了原理電路的結(jié)構(gòu)設(shè)計(jì)，解決了高壓器件的復(fù)雜性，降低了 工藝實(shí)現(xiàn)的難度，增加了整體電路的穩(wěn)定性，擴(kuò)大了該電路的適用范圍。綜上所述，該電路 有電路相對簡單、對器件要求較低、工藝實(shí)現(xiàn)容易、工作狀態(tài)穩(wěn)定、易于集成和適合高壓應(yīng) 用等特點(diǎn)。以下結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步的說明。


圖1為現(xiàn)有的一種電平位移電路圖。圖2為本發(fā)明所述的高壓負(fù)電平位移電路框圖。圖3為本發(fā)明所述的高壓負(fù)電平位移電路具體實(shí)施方式
電路圖。圖4為本發(fā)明所述的高壓負(fù)電平位移電路的第一恒壓源產(chǎn)生器電路圖。圖5為本發(fā)明所述的高壓負(fù)電平位移電路的第二恒壓源產(chǎn)生器電路圖。圖6為本發(fā)明所述的高壓負(fù)電平位移電路仿真結(jié)果圖
具體實(shí)施例方式實(shí)施例如圖2、3所示，本實(shí)施例的一種高壓負(fù)電平位移電路共有七條電路支路 最左邊三條電路支路構(gòu)成第一恒壓源產(chǎn)生器，分別標(biāo)記為第一條電路支路，第二條電路支 路，第三條電路支路；最中間一條支路構(gòu)成偏置電路單元和筘位電路單元，標(biāo)記為第四條電 路支路；最右邊三條電路支路構(gòu)成第二恒壓源產(chǎn)生器單元，分別標(biāo)記為第五條電路支路，第 六條電路支路，第七條電路支路。本實(shí)施例的整體電路全部連接關(guān)系如下
第一恒壓源產(chǎn)生器由電阻RU R2、R3、R4、R5和PMOS管Ml, M2, M3, M4, M5構(gòu)成三 條支路，其中第一條電路支路包括相互連接的電阻R1，電阻R2和電阻R3 ；第二條電路支路包括相互連接的PMOS管Ml，PMOS管M2，PM0S管M3，PM0S管M4和 電阻R4 ；其中所述PMOS管Ml漏級和PMOS管M2漏級連接在一起，PMOS管Ml的柵極用于連 接外接輸入電壓信號mi的同相輸入控制信號Si。第三條電路支路包括相互連接的PMOS管M5和電阻R5，其中所述PMOS管M5的柵
極與漏極連接在一起。在上述第一恒壓源產(chǎn)生器中，第一條電路支路中電阻Rl與電阻R2之間信號S6連 接到第二條電路支路中PMOS管M3的柵極，電阻R2與電阻R3之間信號S7連接到第二條電 路支路中PMOS管M4的柵極。偏置P型晶體管電路單元，偏置電路和嵌位電路單元為第四條電路支路，包括電 阻R6、PMOS管M6和齊納二極管Zener。其中第四條電路支路包括相互連接的PMOS管M6，電阻R6和齊納二極管Zener，其中電 阻R6跟齊納二極管Zener并聯(lián)；PMOS管M6的漏極與并聯(lián)電路網(wǎng)絡(luò)即電阻R6跟齊納二極 管Zener之間的輸出電壓信號S5就是電平位移電路最終輸出信號VOTT。第二恒壓源產(chǎn)生器由電阻R7、R8、R9、RlO、Rll 和 PMOS 管 M7、M8、M9、M10、Mll 構(gòu) 成三條支路，其中第五條電路支路包括相互連接的電阻R9，電阻RlO和電阻Rll ；第六條電路支路包括相互連接的PMOS管M8、PM0S管M9、PM0S管M10、PM0S管Mll 和電阻R8 ；其中所述PMOS管M8漏級和PMOS管M9漏級連接在一起，PMOS管M9的柵極用于 連接外接輸入電壓信號mi經(jīng)過反相器產(chǎn)生的反相輸入控制信號S2。第七條電路支路包括相互連接的PMOS管M7和電阻R7，其中所述PMOS管M7的柵 極與漏極連接在一起。在上述第二恒壓源產(chǎn)生器中，第五條電路支路中的電阻R9與電阻RlO之間信號S8 連接到第六條電路支路PMOS管MlO的柵極，電阻RlO與電阻Rll之間信號S9連接到第六 條電路支路中PMOS管Mll的柵極。在上述的電平位移電路中，所述第一恒壓源產(chǎn)生器的第二條電路支路中PMOS管 M4漏極與電阻R4之間的輸出電壓信號S3連接到第四條電路支路的PMOS管M6的柵極；所 述第二恒壓源產(chǎn)生器的第六條電路支路中PMOS管Mll漏極與電阻R8之間的輸出電壓信號 S4連接到第四條電路支路中PMOS管M6的源極。以本實(shí)施例為例說明本發(fā)明整體電路的工作原理本實(shí)施例中，第一條，第二條和第三條電路支路與第五條，第六條和第七條電路支 路PMOS管參數(shù)和電阻大小相互對稱，所以電流Im = Id9及Id2 = Id8，Id5 = Id7。輸入電壓 信號恒為5V，Vssi接地恒為0V，Vss2為外接輸入高壓負(fù)電平，可以假定Vss2 = -80V，齊納 二極管嵌位電壓VzmCT = 7V。第一條電路支路中電阻R2，R3和第二條電路支路中PMOS管M3，M4恰好構(gòu)成一個(gè) 類似共源共柵(Cascode)結(jié)構(gòu)，通過配置電阻Rl，R2，R3的大小使M3管和M4管工作在飽 和區(qū)。小信號等效電路如圖4所示，M3和M4兩端等效電阻Retiul約等于(gm3+gmb3)r。3r。4，只跟M3管跟M4管本身有關(guān)。本支路從上電到穩(wěn)定的過程中M3和M4小信號等效電阻較大， 分擔(dān)電壓較多，從而降低了 Ml和M2漏源兩端電壓。實(shí)現(xiàn)了用中壓管來構(gòu)架高負(fù)壓電平位 移電路的設(shè)計(jì)。 第三條電路支路中PMOS管M5和電阻R5導(dǎo)通，通過配置PMOS管M2參數(shù)和電阻R5 大小使其產(chǎn)生一個(gè)微安級(10_6)恒流源ID5，PM0S管M2和M5構(gòu)成一個(gè)電流鏡，恒流源‘鏡 像到M2管電流Id2 = Id5。 第五條電路支路中PMOS管M7和電阻R7導(dǎo)通，通過配置PMOS管M7參數(shù)和電阻R7 大小使其產(chǎn)生一個(gè)微安級(10_6)恒流源ID7，PM0S管M7和M8構(gòu)成一個(gè)電流鏡，恒流源‘鏡 像到M8管電流Id8 = Id7。第七條電路支路中電阻R10，R9和第二條電路支路中PMOS管M10，M11恰好構(gòu)成一 個(gè)類似共源共柵(Cascode)結(jié)構(gòu)，通過配置電阻R9，R10，Rll的大小使MlO管和Mll管工作 在飽和區(qū)。小信號等效電路如圖5所示，MlO和Mll兩端等效電阻約等于(g_+gmblQ) GkA11,只跟MlO管跟Mil管本身有關(guān)。本支路從上電到穩(wěn)定的過程中MlO管跟Mll管小信 號等效電阻較大，分擔(dān)電壓較多，從而降低了 M8和M9漏源兩端電壓。實(shí)現(xiàn)了用中壓管來構(gòu) 架高負(fù)壓電平位移電路的設(shè)計(jì)。當(dāng)兼容CM0S/TTL的邏輯電平信號的外接偏置電壓信號mi為高電平時(shí)，分別輸入 PMOS管Ml和M9的柵極，此時(shí)Ml管導(dǎo)通，M9管截止，配置Ml管參數(shù)使其產(chǎn)生一個(gè)毫安級 (10,電流ID1，這里Idi > > Id2 = ID5，由于ID1+ID2 > > ID9，電壓信號S3遠(yuǎn)大于電壓信號S4， PMOS管M6柵源電壓Ves < 0導(dǎo)通。當(dāng)R6 · Id6 > Vzener，齊納二極管Zener起電壓嵌位作用， 最終輸出電壓信號 V。UT = VSS2+Vzener = -80V+7V = -73V > Vss2 = -80V ；當(dāng) R6 · ID6 < Vzener， 齊納二極管Zener不工作，最終輸出電壓信號Vqut = VSS2+R6 · ID6 < -80V+7V = -73V。當(dāng)兼容CM0S/TTL的邏輯電平信號的外接偏置電壓信號mi為低電平時(shí)，分別輸入 PMOS管Ml和M9的柵極，此時(shí)M9管導(dǎo)通，Ml管截止，配置M9管參數(shù)使其產(chǎn)生一個(gè)毫安級 (10力電流Id9，這里ID9 >> Id8 = ID7,由于ID9+ID8 >> ID8,電壓信號S4遠(yuǎn)大于電壓信號 S3，PMOS管M6柵源電壓Ves > 0截止，最終輸出電壓信號Vqut = Vss2 = -80V。圖6給出了該實(shí)施方式的仿真結(jié)果圖，其中的仿真條件為mi 方波信號 OV-5. 8V, Vcc :5V, Vssl :0V，Vss2 :_80V。仿真結(jié)果如圖所示輸出Vqut信號方波信 號-80V-73V，即輸出端相對高端地電位邏輯關(guān)系與輸入端相對低端地邏輯關(guān)系相同，達(dá)到 了電平位移的目的。綜上所述，本發(fā)明所述的高壓負(fù)電平位移電路可以作為半導(dǎo)體集成電路功率電子 芯片或者驅(qū)動(dòng)芯片中的基本電路，可以實(shí)現(xiàn)對驅(qū)動(dòng)管的驅(qū)動(dòng)以達(dá)到對負(fù)載的驅(qū)動(dòng)。
權(quán)利要求
1.負(fù)電平高壓位移電路，其特征在于，包括第一恒壓源產(chǎn)生器、第二恒壓源產(chǎn)生器、反 相器、偏置P型晶體管、偏置電路和筘位電路；偏置電壓輸入端(INVl)接第二恒壓源產(chǎn)生器，還通過反相器接第二恒壓源產(chǎn)生器； 偏置P型晶體管接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器，還和輸出端(VOUT)連接； 偏置電路和筘位電路并聯(lián)于輸出端(VOUT)和低電平輸入端(Vssl)之間，低電平輸出 端(Vssl)還連接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器；高電平輸入端(Vcc)接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器； 高壓負(fù)電平輸入端(Vss2)接第一恒壓源產(chǎn)生器。
2.如權(quán)利要求1所述的負(fù)電平高壓位移電路，其特征在于，所有的晶體管皆為普通P型晶體管。
3.如權(quán)利要求1所述的負(fù)電平高壓位移電路，其特征在于，所述第一恒壓源產(chǎn)生器包括第一晶體管(Ml)和第二晶體管(M2)，并聯(lián)于高電平輸入端(Vcc)和第三晶體管(M3) 之間；串聯(lián)的第三晶體管(M3)和第四晶體管(M4)，第四晶體管(M4)通過電阻(R4)接高壓負(fù) 電平輸入端(Vss2)；第五晶體管(M5)，柵極和漏極連接，柵極還和第二晶體管(M2)的柵極連接，漏極通過 電阻(R5)接低電位(Vssl)。
4.如權(quán)利要求1所述的負(fù)電平高壓位移電路，其特征在于，所述第二恒壓源產(chǎn)生器包括第八晶體管(M8)和第九晶體管(M9)，并聯(lián)于高電平輸入端(Vcc)和第十晶體管(MlO) 之間；串聯(lián)的第十晶體管(MlO)和第十一晶體管(Mil)，第十一晶體管(Mil)通過電阻(R8) 接高壓負(fù)電平輸入端(Vss2)；第七晶體管(M7)，柵極和漏極連接，柵極還和第八晶體管(M8)的柵極連接，漏極通過 電阻(R7)接低電位(Vssl)。
5.如權(quán)利要求1所述的負(fù)電平高壓位移電路，其特征在于，所述偏置電路為電阻R6，所 述筘位電路為齊納二極管。
全文摘要
負(fù)電平高壓位移電路，涉及電子技術(shù)。本發(fā)明包括第一恒壓源產(chǎn)生器、第二恒壓源產(chǎn)生器、反相器、偏置P型晶體管、偏置電路和筘位電路；偏置電壓輸入端接第二恒壓源產(chǎn)生器，還通過反相器接第二恒壓源產(chǎn)生器；偏置P型晶體管接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器，還和輸出端連接；偏置電路和筘位電路并聯(lián)于輸出端和低電平輸入端之間，低電平輸出端還連接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器；高電平輸入端接第一恒壓源產(chǎn)生器和第二恒壓源產(chǎn)生器；高壓負(fù)電平輸入端接第一恒壓源產(chǎn)生器。本發(fā)明簡化了原理電路的結(jié)構(gòu)設(shè)計(jì)，解決了高壓器件的復(fù)雜性，降低了工藝實(shí)現(xiàn)的難度，增加了整體電路的穩(wěn)定性，擴(kuò)大了該電路的適用范圍。
文檔編號H03K19/0185GK102006055SQ20101054623
公開日2011年4月6日 申請日期2010年11月16日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者于廷江, 吳瓊樂, 方健, 李文昌, 柏文斌, 王澤華, 管超, 陳呂赟, 黃國輝 申請人:成都成電硅?？萍脊煞萦邢薰?br>