專利名稱：一種低功耗高質(zhì)量占空比輸出的時鐘延遲鎖相環(huán)設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種低功耗高質(zhì)量占空比輸出的時鐘延遲鎖相環(huán)設(shè)計方法，具體地說
是一種。本技術(shù)創(chuàng)新設(shè)計集成電路設(shè)計領(lǐng)域，主要應用于高頻率、高要求電路設(shè)計的時鐘處
理模塊，尤其是對時鐘上升沿和下降沿都采樣數(shù)據(jù)的產(chǎn)品，譬如處理區(qū)、DRAM、 S0C、時鐘處 理IP等。
背景技術(shù)：
隨著集成電路的迅猛發(fā)展，其應用也對電路設(shè)計提出了越來越高的要求，尤其是 時鐘控制方面，對大家比較了解的CPU領(lǐng)域，時鐘頻率從386年代的25M躍升到當前比較流 行的奔騰四代的3G，也就是說時鐘周期從40ns縮短到現(xiàn)在的0. 33ns，速度整整提高了 100 多倍，所帶來的效益就是大大縮短了程序運行時間。而時鐘頻率越高，對時鐘質(zhì)量的要求就 會越來越苛刻。 DLL、 DCC目前一般應用于100M到1. 5G的頻率領(lǐng)域。 DLL(Delay Locked Loop)其主要功能就是提供可自動調(diào)節(jié)的延遲，最終使外部時 鐘與輸出信號達到同步。 DCC(Duty Cycle Corrector)其主要功能是調(diào)節(jié)時鐘占空比，產(chǎn)生出良好的參考 時鐘的180度相位時鐘。 對于普通DLL而言，尤其是在高頻工作時，由于時鐘抖動、雙路延遲線誤差、不同 電壓、各種工藝角、各種溫度的影響，輸出的時鐘占空比一般會在40% _60%，甚至由于輸 入的時鐘質(zhì)量不高而達到30% -70% (計算可知，對1G頻率的時鐘，10ps的誤差就會導致 1%的占空比扭曲，如附圖l所示)。對于單沿觸發(fā)的電路來講，或許這影響不大，但對于雙 沿觸發(fā)的電路設(shè)計來講，這將可能導致時序不合要求，因此做占空比的校正非常有必要。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種低功耗高質(zhì)量占空比輸出的時鐘延遲鎖相環(huán)設(shè)計方法， 或一種在不增加功耗的基礎(chǔ)上提供高質(zhì)量占空比的時鐘輸出方法。 本發(fā)明的目的是按以下方式實現(xiàn)的，采用單路時鐘延遲線，并在DLL的輸出端并 入時鐘占空比校正電路DCC，與之互補的時鐘則采用被校正過的時鐘的180度相位時鐘來 產(chǎn)生，這樣延遲和占空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具 體步驟是 1)在時鐘延遲鎖相環(huán)內(nèi)部由雙路差分互補時鐘改為單路時鐘設(shè)計，其內(nèi)部減少一 條延遲線，相對降低整體功耗； 2)在輸出部分對此單路時鐘做占空比校正，由校正后的高質(zhì)量時鐘產(chǎn)生其差分互 補時鐘； 本發(fā)明的優(yōu)異效果是 在高頻電路中，對時鐘質(zhì)量要求非常高，會需要DLL對時鐘進行精確的延遲控制，
3一般在設(shè)計DLL時，由于高質(zhì)量的電路都會需要一對差分的互補時鐘，因此DLL中會通常包括兩路延遲線，但此功能只提供延遲校正而無時鐘占空比校正。而本設(shè)計電路則采用單路時鐘延遲線，并在DLL的輸出端并入時鐘占空比校正電路DCC，如此以來，與之互補的時鐘則可以采用被校正過的時鐘的180度相位時鐘來產(chǎn)生，這樣延遲和占空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣。因此具有很好的參考應用價值。


附圖1為時鐘占空比扭曲圖； 附圖2為現(xiàn)有技術(shù)的時鐘電路結(jié)構(gòu)示意圖； 附圖3為本發(fā)明的時鐘電路結(jié)構(gòu)結(jié)構(gòu)示意圖。
具體實施例方式
參照說明書附圖，對本發(fā)明的方法作以下詳細的說明。 采用單路時鐘延遲線，并在DLL的輸出端并入時鐘占空比校正電路DCC，與之互補的時鐘則采用被校正過的時鐘的180度相位時鐘來產(chǎn)生，這樣延遲和占空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具體步驟是 1)在時鐘延遲鎖相環(huán)內(nèi)部由雙路差分互補時鐘改為單路時鐘設(shè)計，其內(nèi)部減少一條延遲線，相對降低整體功耗； 2)在輸出部分對此單路時鐘做占空比校正，由校正后的高質(zhì)量時鐘產(chǎn)生其差分互
補時鐘； 實施例 1. DLL處理主時鐘，其輸出作為輸入進入DCC，但其工作過程包括鎖相階段不會影響到其下家DCC。 2. DCC對輸入的時鐘做延時和鑒相，在鎖定后可輸出一個跟主時鐘相位差180度的時鐘。 3.由DLL輸出和DCC輸出的時鐘組成一對差分互補的時鐘對，供系統(tǒng)使用。另外，
此電路主要有3種工作狀態(tài) 1. DLL打開，DCC同時打開 2. DLL打開，DCC關(guān)閉 3. DLL關(guān)閉，DCC關(guān)閉 可根據(jù)工作模式和具體電路需要，在輸出端設(shè)計多路選擇器，來選擇需要輸出的時鐘。 除說明書所述的技術(shù)特征外，均為本專業(yè)技術(shù)人員的已知技術(shù)。
權(quán)利要求
一種低功耗高質(zhì)量占空比輸出的時鐘延遲鎖相環(huán)設(shè)計方法，其特征在于，采用單路時鐘延遲線，并在DLL的輸出端并入時鐘占空比校正電路DCC，與之互補的時鐘則采用被校正過的時鐘的180度相位時鐘來產(chǎn)生，這樣延遲和占空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣，具體步驟是1)在時鐘延遲鎖相環(huán)內(nèi)部由雙路差分互補時鐘改為單路時鐘設(shè)計，其內(nèi)部減少一條延遲線，相對降低整體功耗；2)在輸出部分對此單路時鐘做占空比校正，由校正后的高質(zhì)量時鐘產(chǎn)生其差分互補時鐘。
全文摘要
本發(fā)明提供一種低功耗高質(zhì)量占空比輸出的時鐘延遲鎖相環(huán)設(shè)計方法，在高頻電路中，對時鐘質(zhì)量要求非常高，會需要DLL對時鐘進行精確的延遲控制，一般在設(shè)計DLL時，由于高質(zhì)量的電路都會需要一對差分的互補時鐘，因此DLL中會通常包括兩路延遲線，但此功能只提供延遲校正而無時鐘占空比校正。本發(fā)明方法的設(shè)計電路則采用單路時鐘延遲線，并在DLL的輸出端并入時鐘占空比校正電路DCC，如此以來，與之互補的時鐘則可以采用被校正過的時鐘的180度相位時鐘來產(chǎn)生，這樣延遲和占空比可同時得到精確控制，而功耗幾乎與雙路時鐘的DLL保持一樣。
文檔編號H03L7/08GK101771410SQ20101001134
公開日2010年7月7日 申請日期2010年1月18日 優(yōu)先權(quán)日2010年1月18日
發(fā)明者任奇?zhèn)? 李宏志, 段猛, 江喜平, 路曉軍 申請人:山東華芯半導體有限公司;西安華芯半導體有限公司