專利名稱：參考緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于參考緩沖電路，更具體地，是有關(guān)于具有高驅(qū)動(dòng)能 力的改進(jìn)參考緩沖電路。
背景技術(shù)：
在模擬電路應(yīng)用中，模數(shù)轉(zhuǎn)換器，特別是像管線模數(shù)轉(zhuǎn)換器
(pipeline Analog to Digital Converters, pipeline ADC)、 快閃模數(shù)轉(zhuǎn)換 器(Flash ADC)及逐次逼近式寄存器模數(shù)轉(zhuǎn)換器(Successive Approximation Register ADC ， SAR ADC)等，需要有足夠驅(qū)動(dòng)能力的 參考緩沖電路來提供精確的參考電壓。隨著技術(shù)的進(jìn)步，電路的供電 電壓設(shè)計(jì)得越來越低，因此應(yīng)用如此低供電電壓的參考緩沖電路而不 降低其驅(qū)動(dòng)能力是一個(gè)挑戰(zhàn)。
圖1顯示現(xiàn)有參考緩沖電路100的示意圖。參考緩沖電路100由 供電電壓VDD供電，其包含緩沖級(jí)110與驅(qū)動(dòng)級(jí)120。緩沖級(jí)110基 于高輸入電壓V,nH與低輸入電壓VinL分別提供高跟蹤電壓(tracking voltage)VoH及低跟蹤電壓VGL,且驅(qū)動(dòng)級(jí)120根據(jù)高跟蹤電壓VGH與 低跟蹤電壓VGL來驅(qū)動(dòng)以輸出高輸出電壓V。utH與低輸出電壓V。utL。 更具體地，緩沖級(jí)110包含第一 NMOS晶體管Ml,其漏極耦接至供 電電壓VDD;以及第一 PMOS晶體管M2,其漏極耦接至接地信號(hào)。第 一運(yùn)算放大器OPl具有兩個(gè)輸入端與一個(gè)輸出端。第一輸入端(+)用來 接收高輸入電壓VinH,第二輸入端(-)耦接至第一 NMOS晶體管Ml的 源極，以及輸出端耦接至第一 NMOS晶體管Ml的4冊(cè)極。第二運(yùn)算放 大器OP2具有類似第一運(yùn)算放大器OPl的配置。第二運(yùn)算放大器OP2 的第 一輸入端(+)是用來接收低輸入電壓VmL,第二輸入端(-)耦接至第 一 PMOS晶體管M2的源極，以及輸出端耦接至第一 PMOS晶體管 M2的柵-極。緩沖級(jí)電阻RB耦々妻于第一 NMOS晶體管Ml的源極與第 一 PMOS晶體管M2的源極之間。第 一運(yùn)算放大器OPl通過施加高輸入電壓VmH，將第一 NMOS晶體管Ml的柵極電壓鎖定于高跟蹤電壓 VGH。同樣地，第二運(yùn)算放大器OP2通過低輸入電壓VinL將第一 PMOS 晶體管M2的柵極電壓鎖定于低跟蹤電壓VGL。如此，驅(qū)動(dòng)級(jí)120由 高跟蹤電壓VGH與低跟蹤電壓VGL所驅(qū)動(dòng)以精確輸出高輸出電壓V。utH 與低輸出電壓V
outL 0
更具體地，驅(qū)動(dòng)級(jí)120包含兩個(gè)MOS晶體管與一個(gè)電阻。第二 NMOS晶體管M3包含耦4矣至供電電壓Vdd的漏才及，用于接收高跟蹤 電壓的對(duì)冊(cè)極，以及用于輸出高輸出電壓V福H的源極。第二 PMOS晶 體管M4具有耦接至接地信號(hào)的漏極，接收低跟蹤電壓Vgl的柵板， 以及用于輸出低輸出電壓V。u化的源極。驅(qū)動(dòng)級(jí)電阻rd耦接于第二 NMOS晶體管M3的源極與第二 PMOS晶體管M4的源極之間。驅(qū)動(dòng) 級(jí)120也被稱為復(fù)制電路(replica circuit),其中高輸出電壓V。utH與低
輸出電壓V。u化是用來作為提供有高驅(qū)動(dòng)能力的參考電壓。
設(shè)計(jì)標(biāo)準(zhǔn)要求降低供電電壓時(shí)，低輸出電壓V自l也降低了 。低輸 出電壓V。u化可能會(huì)比第二 PMOS晶體管M4的柵極至源極電壓降 (gate-to-source voltage drop)更低，這樣第二 PMOS晶體管M4就會(huì)斷 開，因而導(dǎo)致整個(gè)驅(qū)動(dòng)級(jí)120停止工作。因此，需要一個(gè)增強(qiáng)型電路 架構(gòu)來克服此問題。

發(fā)明內(nèi)容
為了解決低供電電壓下，電路驅(qū)動(dòng)能力降低的技術(shù)問題，本發(fā)明 提供一種參考緩沖電路，可以在低供電電壓下工作而不降低其驅(qū)動(dòng)能力。
本發(fā)明提供一種參考緩沖電路，包含緩沖級(jí)，用于基于高輸入 電壓提供高跟蹤電壓以及基于低輸入電壓提供低跟蹤電壓；以及第一 驅(qū)動(dòng)級(jí)，由高跟蹤電壓與低跟蹤電壓驅(qū)動(dòng)，以輸出第一高輸出電壓與 低輸出電壓，其中緩沖級(jí)包含第一NMOS晶體管，其漏極耦接至第 一供電電壓；第一運(yùn)算放大器，具有第一輸入端，用于接收高輸入電 壓，第二輸入端，耦接至第一 NMOS晶體管的源才及，以及輸出端，耦 接至第一 NMOS晶體管的柵極，用于輸出高跟蹤電壓；第一 PMOS晶 體管，其漏極耦接至接地信號(hào)；以及第二運(yùn)算放大器，具有第一輸入
7端，用于接收低輸入電壓，第二輸入端，耦接至第一 PMOS晶體管的
源極，以及輸出端，耦接至第一 PMOS晶體管的 一冊(cè)極，用于輸出低跟 蹤電壓；其中第一 PMOS晶體管的本體被綁至比第一供電電壓低的第 一偏壓。
本發(fā)明另提供一種參考緩沖電路，包含緩沖級(jí)，具有第一 NMOS 晶體管與第一 PMOS晶體管，分別用于基于高輸入電壓提供高跟蹤電 壓以及基于低輸入電壓提供低跟蹤電壓；以及第一驅(qū)動(dòng)級(jí)，具有第二 NMOS晶體管與第二 PMOS晶體管，分別由高跟蹤電壓與低跟蹤電壓 驅(qū)動(dòng)來輸出第一高輸出電壓與第 一低輸出電壓，其中第一 PMOS晶體 管的本體被綁至比第一供電電壓低的第一偏壓，第一供電電壓用于給 緩沖級(jí)與第一驅(qū)動(dòng)級(jí)供電。
本發(fā)明的參考緩沖電路利用順向偏壓能夠在提供低供電電壓時(shí)維 持較大驅(qū)動(dòng)能力。


圖1顯示現(xiàn)有參考緩沖電路的示意圖。
圖2a顯示根據(jù)本發(fā)明的參考緩沖電路的示意圖。
圖2b顯示參考緩沖電路的另一實(shí)施方式的示意圖。
圖3a顯示根據(jù)本發(fā)明另 一實(shí)施方式的參考緩沖電路的示意圖。
圖3b顯示根據(jù)本發(fā)明的另 一實(shí)施方式的參考緩沖電路的示意圖。
具體實(shí)施例方式
在說明書及權(quán)利要求書當(dāng)中使用了某些詞匯來稱呼特定的元件。 本領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來稱呼 同一個(gè)元件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分元 件的方式，而是以元件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說 明書及權(quán)利要求書當(dāng)中所提及的"包含"是開放式的用語，故應(yīng)解釋 成"包含但不限定于"。此外，"耦接" 一詞在此是包含任何直接及 間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置， 則代表第一裝置可直接電氣連接于第二裝置，或通過其它裝置或連接 手段間接地電氣連接到第二裝置。圖2a顯示根據(jù)本發(fā)明的參考緩沖電路200的示意圖。在參考緩沖 電路200中，第一 PMOS晶體管M2與第二 PMOS晶體管M4被修改 以適應(yīng)低供電電壓的用途。參考緩沖電3各200包含緩沖級(jí)210與驅(qū)動(dòng)
級(jí)220。緩沖級(jí)210分別基于高輸入電壓VmH與低輸入電壓VmL^是供
高跟蹤電壓Vcm與低踉蹤電壓VGL，且驅(qū)動(dòng)級(jí)220由高跟蹤電壓VGH 與低跟蹤電壓VGL所驅(qū)動(dòng)以輸出高輸出電壓V。utH與低輸出電壓V。utL。
在ll沖級(jí)210中，第一 NMOS晶體管Ml的漏極耦接至供電電壓 VDD。第一運(yùn)算放大器OP1的第一輸入端(+)接收高輸入電壓VinH,第 二輸入端(-)連接至第一 NMOS晶體管Ml的源;f及，以及輸出端連接至 第一 NMOS晶體管Ml的槺極。第一 PMOS晶體管M2的漏才及連接至 接地信號(hào)。第二運(yùn)算放大器OP2的第一輸入端(+)由低輸入電壓VmL 綁定，第二輸入端(-)連接至第一 PMOS晶體管M2的源極，以及輸出 端耦接至第一 PMOS晶體管M2的柵極。另外，緩沖級(jí)電阻RB耦接于 第一 NMOS晶體管Ml與第一 PMOS晶體管M2的源極之間。本實(shí)施 方式中，第一 PMOS晶體管M2的本體(body)可由比供電電壓VDD更 低的偏壓來偏壓。舉例來i兌，若第一 PMOS晶體管M2的本體綁至接 地信號(hào)，第一 PMOS晶體管M2的閾值電壓可因此降低150mV。在另 一實(shí)施方式中，第一 PMOS晶體管M2的本體可由另 一偏壓來偏壓， 其中上述偏壓比第一 PMOS晶體管M2的源極電壓更低，此即所謂順 向偏壓(forward body bias)。根據(jù)如此配置，當(dāng)供電電壓VoD很低時(shí)第 一 PMOS晶體管M2可維持工作，而不是凈皮斷開。
在驅(qū)動(dòng)級(jí)220，第二 NMOS晶體管M3包含耦一妻至供電電壓VDD 的漏極，用于接收高跟蹤電壓VGH的4冊(cè)才及，以及用于輸出高輸出電壓 V。utH的源極。第二 PMOS晶體管M4包含連4婁至接地信號(hào)的漏極，用 于接收低跟蹤電壓VGL的柵極，以及用于輸出低輸出電壓V。utL的源極。 驅(qū)動(dòng)級(jí)電阻R。設(shè)置于第二 NMOS晶體管M3的源極與第二 PMOS晶 體管M4的源極之間。如第一 PMOS晶體管M2,上述第二 PMOS晶 體管M4的本體被綁至比供電電壓Vdd更低的偏圧，例如接地信號(hào)。 第二 NMOS晶體管M3的寬度與第二 PMOS晶體管M4的寬度可比第 一 NMOS晶體管Ml與第一 PMOS晶體管M2的寬度寬m倍，且驅(qū)動(dòng) 級(jí)電阻RD為緩沖級(jí)電阻RB的l/m。因此，流過驅(qū)動(dòng)級(jí)220的電流比流過緩沖級(jí)210的電流大m倍，這表示驅(qū)動(dòng)級(jí)220的驅(qū)動(dòng)能力也增加 m倍。
更具體地，在此實(shí)施方式中，第一 NMOS晶體管Ml的漏極與第 二 NMOS晶體管M3的漏極皆耦接至同一供電電壓VDD?？墒?，為了 增力口電源抑制比(Power Supply Rejection Ratio, PSRR)，舉例來i兌， NMOS晶體管可用來與第一 NMOS晶體管Ml或第二 NMOS晶體管 M3的漏極級(jí)聯(lián)。也就是說，耦接至第一 NMOS晶體管Ml的漏極與 第二 NMOS晶體管M3的漏極的供電電壓可能會(huì)因?yàn)榧?jí)聯(lián)晶體管而有 所不同。兩個(gè)NMOS晶體管Ml與M2的一個(gè)漏極耦接至第一供電電 壓，且另一個(gè)漏極耦接至第二供電電壓。
舉例來說，具有順向偏壓的第一 PMOS晶體管M2與第二 PMOS 晶體管M4理論上等效于在源極與本體間形成一個(gè)閾值電壓為0.6V或 0.7V的PN接面。當(dāng)?shù)诙?NMOS晶體管M3與第二 PMOS晶體管M4 都導(dǎo)通以從供電電壓VDD吸入(sink)電流至接地信號(hào)時(shí)，低輸出電壓 V。utL最初為可將等效的PN接面導(dǎo)通的更高電壓。因此，當(dāng)?shù)刃N 4妻面導(dǎo)通時(shí)，電流吸入率被加大，以^吏^氐輸出電壓V。utL更快地收癥夂成 需要的電平。當(dāng)?shù)洼敵鲭妷篤。utL接近需要的電平，等效PN接面被漸 漸斷開，到最后，^叉有第二 PMOS晶體管M4維持工作以吸入電流。 換句話說，上述電路架構(gòu)具有高可靠性、快收斂率與高驅(qū)動(dòng)能力的性 能。
在一個(gè)例子中，若第一運(yùn)算放大器OP1與第二運(yùn)算放大器OP2設(shè) 計(jì)為工作于1.2V，第一 NMOS晶體管Ml、第一 PMOS晶體管M2、 第二 NMOS晶體管M3與第二 PMOS晶體管M4可才艮據(jù)閾值電壓較小 的原生型(native)MOS晶體管實(shí)施。在另一例子中，若第一運(yùn)算放大器 OP1與第二運(yùn)算放大器OP2設(shè)計(jì)為工作于3.3V，第一 NMOS晶體管 Ml、第一PMOS晶體管M2、第二 NMOS晶體管M3與第二 PMOS晶 體管M4可根據(jù)普通型(ordinary)MOS晶體管實(shí)施。
圖2b顯示參考緩沖電路201的另 一實(shí)施方式的示意圖。參考緩沖 電路201類似于圖2a中的參考緩沖電路200,可是，提供了第一偏壓 產(chǎn)生器410與第二偏壓產(chǎn)生器420以產(chǎn)生第一偏壓VBI與第二偏壓 VB2。第一 PMOS晶體管M2與第二晶體管PMOS晶體管M4的本體分別通過第一偏壓VB1與第二偏壓VB2而偏壓。在本實(shí)施方式中，第一
PMOS晶體管M2的本體綁至第一偏壓產(chǎn)生器410。由第一偏壓產(chǎn)生器 410提供的第一偏壓V^可從比供電電壓VDD更低的電平調(diào)整至接地 信號(hào)。因此，當(dāng)施加低電壓供電電壓VDD時(shí)，第一 PMOS晶體管M2 能維持工作而不會(huì)失效。
在驅(qū)動(dòng)級(jí)220中，第二 PMOS晶體管M4的本體綁至第二偏壓產(chǎn) 生器420。由第二偏壓產(chǎn)生器420提供的第二偏壓VB2可從比供電電
壓VoD更低的電平調(diào)整至接地信號(hào)。
圖3a顯示根據(jù)本發(fā)明另 一實(shí)施方式的參考緩沖電路300的示意 圖。與上述參考緩沖電路200相比，參考緩沖電路300包含多于一個(gè) 驅(qū)動(dòng)級(jí)，驅(qū)動(dòng)級(jí)特別適用于像管線ADC般的時(shí)間交織架構(gòu)(time interleaving structure)。在參考緩沖電路300中，第一驅(qū)動(dòng)級(jí)320由高 跟蹤電壓VGH與低跟蹤電壓VGL驅(qū)動(dòng)以輸出第 一 高輸出電壓V。utHI與 第一低輸出電壓V。utLI，同時(shí)，第二驅(qū)動(dòng)級(jí)330由高跟蹤電壓Vgh與 低跟蹤電壓VGL驅(qū)動(dòng)以輸出第二高輸出電壓V。utH2與第二低輸出電壓 V。utL2。第一驅(qū)動(dòng)級(jí)320基本等同于圖2b中的驅(qū)動(dòng)級(jí)220,其中晶體管 M4由第二偏壓產(chǎn)生器420本體偏壓(body biased)。第二驅(qū)動(dòng)級(jí)330的 架構(gòu)與第一驅(qū)動(dòng)級(jí)320類似，其包含第三偏壓產(chǎn)生器430以產(chǎn)生第三 偏壓VB3。
在第二驅(qū)動(dòng)級(jí)330,第三NMOS晶體管M5包含耦凈妄至供電電壓 VDD的漏極，用于接收高跟蹤電壓VGH的柵極，以及用于輸出第二高 輸出電壓V。utH2的源極。第三PMOS晶體管M6包含耦接至接地信號(hào) 的漏極，用于接收低跟蹤電壓VGL的柵極，以及輸出第二低輸出電壓 V。utL2的源極。第二驅(qū)動(dòng)級(jí)電阻RD2耦接于第三NMOS晶體管M5的源 極與第三PMOS晶體管M6的源極之間以提供電壓降(voltage drop)。
第三PMOS晶體管M6的本體由第三偏壓產(chǎn)生器430偏壓。由第
三偏壓產(chǎn)生器430產(chǎn)生的第三偏壓VB3可從低于供電電壓VoD的電平
調(diào)整至接地信號(hào)。雖然第一驅(qū)動(dòng)級(jí)320與第二驅(qū)動(dòng)級(jí)330中的NMOS 晶體管與PMOS晶體管特意作成同樣形式，但仍然不可避免會(huì)發(fā)生元 件之間不匹配的情況，由此會(huì)引入ADC增益誤差。因此本實(shí)施方式才是 供補(bǔ)償單元400，其包含分別連接至第二偏壓產(chǎn)生器420與第三偏壓產(chǎn)生器430的兩端。補(bǔ)償單元400 ^L配置為^f艮據(jù)第 一高輸出電壓V。utm 與第 一低輸出電壓V。utL1之間的第 一 電壓差以及第二高輸出電壓V。utH2
與第二低輸出電壓V。utL2之間的第二電壓差來修改第二偏壓Vb2或第 三偏壓VB3。第二偏壓產(chǎn)生器420與第三偏壓產(chǎn)生器430可根據(jù)可調(diào) 電阻來實(shí)施，以及補(bǔ)償單元400調(diào)整可調(diào)電阻以補(bǔ)償不匹配。舉例來 說，若第一電壓差值與第二電壓差值不符，可根據(jù)通過第三偏壓產(chǎn)生
器430調(diào)整第三偏壓VB3來增加或減小第二低輸出電壓V。utL2。另夕卜，
第二偏壓產(chǎn)生器420與第三偏壓產(chǎn)生器430也可以是提供相同功能的 可調(diào)電壓源。
與圖2a與圖2b所示的實(shí)施方式類似，圖3a中的第一運(yùn)算放大器 0P1與第二運(yùn)算放大器OP2可工作于1.2V或3.3V。若第一運(yùn)算放大 器0P1與第二運(yùn)算放大器OP2工作于1.2V, NMOS晶體管與PMOS 晶體管可根據(jù)原生型MOS晶體管實(shí)施。否則，當(dāng)?shù)谝贿\(yùn)算放大器OP1 與運(yùn)算放大器OP2工作于3.3V時(shí)，可用普通型MOS晶體管實(shí)施。
圖3b顯示根據(jù)本發(fā)明的另一實(shí)施方式的參考緩沖電路301的示意 圖。參考緩沖電路301為圖3a的實(shí)施方式的特殊情況，其中第一偏壓 VB1與第二偏壓Vs2被綁至接地信號(hào)。補(bǔ)償單元440實(shí)施于第三晶體管 M6的本體上以提供可調(diào)的第三偏壓Vb3來用于補(bǔ)償?shù)谝或?qū)動(dòng)級(jí)320與 第二驅(qū)動(dòng)級(jí)330之間的不匹配。雖然本發(fā)明以各種本體偏壓與較佳實(shí) 施方式的形式描述，需要了解的是，本發(fā)明并非局限于圖2a、圖2b、 圖3a及圖3b所述的內(nèi)容。相對(duì)地，本領(lǐng)域內(nèi)技術(shù)人員應(yīng)能了解本發(fā) 明的范圍包含偏壓的第一晶體管M2、第二晶體管M4與第三晶體管 M6的各種修改與類似配置。因此，權(quán)利要求書的范圍應(yīng)為最大范圍解 釋以包含所有如此^^改與類似配置。
本發(fā)明雖用較佳實(shí)施方式說明如上，然而其并非用來限定本發(fā)明 的范圍，任何本領(lǐng)域中技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)， 做的任何更動(dòng)與改變，都在本發(fā)明的保護(hù)范圍內(nèi)，具體以權(quán)利要求界 定的范圍為準(zhǔn)。
1權(quán)利要求
1.一種參考緩沖電路，包含緩沖級(jí)，用于基于高輸入電壓提供高跟蹤電壓以及基于低輸入電壓提供低跟蹤電壓；以及第一驅(qū)動(dòng)級(jí)，由上述高跟蹤電壓與上述低跟蹤電壓驅(qū)動(dòng)，以輸出第一高輸出電壓與低輸出電壓，其中上述緩沖級(jí)包含第一NMOS晶體管，其漏極耦接至第一供電電壓；第一運(yùn)算放大器，具有用于接收上述高輸入電壓的第一輸入端，耦接至上述第一NMOS晶體管的源極的第二輸入端，以及耦接至上述第一NMOS晶體管的柵極的輸出端，用于輸出上述高跟蹤電壓；第一PMOS晶體管，其漏極耦接至接地信號(hào)；以及第二運(yùn)算放大器，具有用于接收上述低輸入電壓的第一輸入端，耦接至上述第一PMOS晶體管的源極的第二輸入端，以及耦接至上述第一PMOS晶體管的柵極的輸出端，用于輸出上述低跟蹤電壓；其中上述第一PMOS晶體管的本體被綁至比上述第一供電電壓低的第一偏壓。
2. 如權(quán)利要求1所述的參考緩沖電路，其特征在于，更包含偏壓 產(chǎn)生器，用于提供上述第一偏壓。
3. 如權(quán)利要求1所述的參考緩沖電路，其特征在于，上述第一運(yùn) 算放大器與上述第二運(yùn)算放大器操作于1.2V,且上述第一 NMOS晶 體管與上述第一 PMOS晶體管為原生型MOS晶體管。
4. 如權(quán)利要求1所述的參考緩沖電路，其特征在于，上述第一運(yùn) 算放大器與上述第二運(yùn)算放大器操作于3.3V,且上述第一 NMOS晶 體管與上述第一 PMOS晶體管為普通型MOS晶體管。
5. 如權(quán)利要求1所述的參考緩沖電路，其特征在于，上述第一驅(qū) 動(dòng)級(jí)包含第二NMOS晶體管，具有耦接至第二供電電壓的漏極，用于接 收上述高跟蹤電壓的柵極，以及用于輸出上述第 一 高輸出電壓的源極；以及第二PMOS晶體管，具有耦接至上述接地信號(hào)的漏極，用于接收 上述低跟蹤電壓的柵極，以及用于輸出上述第一低輸出電壓的源極；其中上述第二 PMOS晶體管的本體被綁至比上述第二供電電壓 低的第二偏壓。
6. 如權(quán)利要求5所述的參考緩沖電路，其特征在于，更包含 第二驅(qū)動(dòng)級(jí)，由上述高跟蹤電壓與上述低跟蹤電壓驅(qū)動(dòng)，以輸出第二高輸出電壓與第二低輸出電壓。
7. 如權(quán)利要求6所述的參考緩沖電路，其特征在于，上述第二驅(qū) 動(dòng)級(jí)包含第三NMOS晶體管，具有耦接至第三供電電壓的漏極，用于接 收上述高跟蹤電壓的柵極，以及用于輸出上述第二高輸出電壓的源 極；以及第三PMOS晶體管，具有耦接至上述接地信號(hào)的漏極，用于接收 上述低3艮蹤電壓的柵極，以及用于輸出上述第二低輸出電壓的源極；其中上述第三PMOS晶體管的本體被綁至比上述第三供電電壓 的第三偏壓。
8. 如權(quán)利要求7所述的參考緩沖電路，其特征在于，更包含 補(bǔ)償單元，用于根據(jù)調(diào)整上述第三偏壓來校正上述第 一驅(qū)動(dòng)級(jí)與上述第二驅(qū)動(dòng)級(jí)之間的不匹配。
9. 如權(quán)利要求8所述的參考緩沖電路，其特征在于，上述第一偏 壓與上述第二偏壓等于上述接地信號(hào)。
10. 如權(quán)利要求8所述的參考緩沖電路，其特征在于，上述補(bǔ)償 單元被配置來根據(jù)上述第一高輸出電壓與上述第一低輸出電壓之間 的第一電壓差以及上述第二高輸出電壓與上述第二低輸出電壓之間 的第二電壓差來調(diào)整上述第三偏壓。
11. 一種參考緩沖電路，包含緩沖級(jí)，具有第一 NMOS晶體管與第一 PMOS晶體管，分別用于基于高輸入電壓提供高跟蹤電壓以及基于低輸入電壓提供低跟蹤 電壓；以及第一驅(qū)動(dòng)級(jí)，具有第二 NMOS晶體管與第二 PMOS晶體管，分別由上述高跟蹤電壓與上述低跟蹤電壓驅(qū)動(dòng)來輸出第一高輸出電壓 與第一低輸出電壓，其中上述第一 PMOS晶體管的本體被綁至比第一 供電電壓低的第一偏壓，上述第一供電電壓用于給上述緩沖級(jí)與上述 第一驅(qū)動(dòng)級(jí)供電。
12. 如權(quán)利要求11所述的參考緩沖電路，其特征在于，上述緩沖級(jí)更包含.-第一運(yùn)算放大器，具有用于接收上述高輸入電壓的第一輸入端，耦接至上述第一 NMOS晶體管的源極的第二輸入端，以及耦接至上 述第一 NMOS晶體管的柵極的輸出端，用于輸出上述高跟蹤電壓； 以及第二運(yùn)算放大器，具有用于接收上述低輸入電壓的第一輸入端， 耦接至上述第一 PMOS晶體管的源極的第二輸入端，以及耦接至上述 第一 PMOS晶體管的柵極的輸出端，用于輸出上述低跟蹤電壓；其中上述第一 NMOS晶體管的漏極耦4妻至上述第一供電電壓， 以及上述第一 PMOS晶體管的漏極耦接至接地信號(hào)。
13. 如權(quán)利要求12所述的參考緩沖電路，其特征在于，上述第一 運(yùn)算放大器與上述第二運(yùn)算放大器操作于1.2V，且上述第一 NMOS 晶體管與上述第一 PMOS晶體管為原生型MOS晶體管。
14. 如權(quán)利要求12所述的參考緩沖電路，其特征在于，上述第一 運(yùn)算放大器與上述第二運(yùn)算放大器操作于3.3V,且上述第一 NMOS 晶體管與上述第一 PMOS晶體管為普通型MOS晶體管。
15. 如權(quán)利要求12所述的參考緩沖電路，其特征在于，上述第二 NMOS晶體管的漏極耦接至第二供電電壓，上述第二 NMOS晶體管 的柵極是用于接收上述高跟蹤電壓，以及上述第二 NMOS晶體管的 源極是用于輸出上述第一高輸出電壓；上述第二 PMOS晶體管的漏極 耦接至上述接地信號(hào)，上述第二 PMOS晶體管的柵極是用于接收上述 低跟蹤電壓，以及上述第二 PMOS晶體管的源極是用于輸出上述第一 低輸出電壓；以及上述第二 PMOS晶體管的本體被綁至比上述第二供 電電壓低的第二偏壓。
16. 如權(quán)利要求15所述的參考緩沖電路，其特征在于，更包含第 二驅(qū)動(dòng)級(jí)，由上述高跟蹤電壓與上述低跟蹤電壓驅(qū)動(dòng)，以輸出第二高輸出電壓與第二低輸出電壓。
17. 如權(quán)利要求16所述的參考緩沖電路，其特征在于，上述第二 驅(qū)動(dòng)級(jí)包含第三NMOS晶體管，具有耦接至第三供電電壓值的漏極，用于 接收上述高跟蹤電壓的柵極，以及用于輸出上述第二高輸出電壓的源 極；以及第三PMOS晶體管，具有耦接至上述接地信號(hào)的漏極，用于接收 上述低跟蹤電壓的柵極，以及用于輸出上述第二低輸出電壓的源極；其中上述第三PMOS晶體管的本體被綁至比上述第三供電電壓 低的第三偏壓。
18. 如權(quán)利要求17所述的參考緩沖電路，其特征在于，更包含補(bǔ) 償單元，用于根據(jù)調(diào)整上述第三偏壓來校正上述第一驅(qū)動(dòng)級(jí)與上述第 二驅(qū)動(dòng)級(jí)之間的不匹配。
19. 如權(quán)利要求18所述的參考緩沖電路，其特征在于，上述第一 偏壓與上述第二偏壓等于上述接地信號(hào)。
20. 如權(quán)利要求18所述的參考緩沖電路，其特征在于，上述補(bǔ)償 單元被配置來根據(jù)上述第一高輸出電壓與上述第一低輸出電壓之間 的第一電壓差以及上述第二高輸出電壓與上述第二低輸出電壓之間 的第二電壓差來調(diào)整上述第三偏壓。
全文摘要
本發(fā)明提供一種參考緩沖電路，其包含緩沖級(jí)，用于基于高輸入電壓提供高跟蹤電壓以及基于低輸入電壓提供低跟蹤電壓；以及第一驅(qū)動(dòng)級(jí)，由高跟蹤電壓與低跟蹤電壓驅(qū)動(dòng)，以輸出第一高輸出電壓與低輸出電壓，其中緩沖級(jí)包含第一NMOS晶體管；第一運(yùn)算放大器，具有第一輸入端，第二輸入端，以及輸出端；第一PMOS晶體管，其漏極耦接至接地信號(hào)；以及第二運(yùn)算放大器，具有第一輸入端，第二輸入端，以及輸出端，耦接至第一PMOS晶體管的柵極；其中第一PMOS晶體管的本體綁至比第一供電電壓低的第一偏壓。本發(fā)明的參考緩沖電路利用順向偏壓能夠在提供低供電電壓時(shí)維持較大驅(qū)動(dòng)能力。
文檔編號(hào)H03K19/0185GK101588172SQ200910140730
公開日2009年11月25日 申請(qǐng)日期2009年5月13日 優(yōu)先權(quán)日2008年5月20日
發(fā)明者康宗弘, 涂維軒 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司