專利名稱：用于實現(xiàn)納米級延時的電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的設(shè)計構(gòu)造，尤其涉及一種用于實現(xiàn)納米級延時的電路
結(jié)構(gòu)。
背景技術(shù)：
通過控制流過緩沖器的電流大小來控制電路的延時，延時精度可調(diào)，是目前較為 常見的控制發(fā)式。緩沖器的充、放電電流，由兩個NMOS管組成的電流鏡提供，電流鏡作為 CMOS集成電路的主要基本單元之一，廣泛應(yīng)用于各種模擬集成電路設(shè)計。最為常見的是通 過Hspice的仿真來確定MOS晶體管的尺寸大小。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了解決現(xiàn)有技術(shù)中存在的上述問題，提供一種用于實現(xiàn)納米 級延時的電路結(jié)構(gòu) 本發(fā)明的目的通過以下技術(shù)方案來實現(xiàn) 用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中包括晶體管M1 M13，晶體管M1、M2、M3、 M4、M5相互并聯(lián)，各自的源端分別連接電源，各自的漏端分別連接，晶體管M6的漏端與柵級 和晶體管M7的柵級，晶體管M6、 M7組成一個電流鏡，晶體管M7、 M8串聯(lián)，晶體管M8、 M9組 成緩沖器的第一級反相器，晶體管MIO， Mll， M12， M13，串聯(lián)組成緩沖器的第二級反相器，緩 沖器的充、放電電流受到數(shù)字控制電流源的控制，當(dāng)晶體管M5常開時，通過開啟或者關(guān)閉 Ml M4來調(diào)整流過緩沖器的電流，實現(xiàn)延時變化。 上述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中所述的晶體管Ml、 M2、 M3、 M4、 M5、
M9、M11、M13為P型晶體管，晶體管M6、M7、M8、M10、M12為N型晶體管。 進(jìn)一步地，上述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中所述的晶體管M1、M2、
M3、M4的連接關(guān)系為并聯(lián)，各個晶體管器溝道的寬長比的大小按照二進(jìn)制的方式進(jìn)行分配，
成等比數(shù)列。 更進(jìn)一步地，上述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中所述的由晶體管M8、 M9、 MIO、 Ml 1組成的緩沖器為電路的主體，用來傳輸信號。 更進(jìn)一步地，上述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中所述的晶體管M12、 M13是兩組并聯(lián)的MOS晶體管，用來增大緩沖器的延時，使其延時達(dá)到納秒級。
再進(jìn)一步地，上述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其中所述的晶體管M5以 及M12、M13的尺寸根據(jù)最大延時值確定。 本發(fā)明技術(shù)方案的突出的實質(zhì)性特點和顯著的進(jìn)步主要體現(xiàn)在數(shù)字控制向量直 接對應(yīng)延時值，降低了設(shè)計難度，提高電路的可重用性。為本領(lǐng)域的技術(shù)進(jìn)步拓展了空間， 實施效果好。


本發(fā)明的目的、優(yōu)點和特點，將通過下面優(yōu)選實施例的非限制性說明進(jìn)行圖示和 解釋。這些實施例僅是應(yīng)用本發(fā)明技術(shù)方案的典型范例，凡采取等同替換或者等效變換而 形成的技術(shù)方案，均落在本發(fā)明要求保護(hù)的范圍之內(nèi)。這些附圖當(dāng)中，
圖1是本發(fā)明實施示意具體實施例方式
如圖l所示的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特別之處在于包括晶體管 Ml M13，晶體管Ml、 M2、 M3、 M4、 M5相互并聯(lián)，各自的源端分別連接電源，各自的漏端分別 連接，晶體管M6的漏端與柵級和晶體管M7的柵級，晶體管M6、 M7組成一個電流鏡3，晶體 管M7、M8串聯(lián)，晶體管M8、M9組成緩沖器的第一級反相器1，晶體管MIO， Mll， M12， M13，串 聯(lián)組成緩沖器的第二級反相器2，緩沖器的充、放電電流受到數(shù)字控制電流源的控制，當(dāng)晶 體管M5常開時，通過開啟或者關(guān)閉Ml M4來調(diào)整流過緩沖器的電流，實現(xiàn)延時變化。
進(jìn)一步來看，由晶體管M8、 M9、 M10、 Mil組成的緩沖器為電路的主體，用來傳輸信 號。所述的晶體管Ml、 M2、 M3、 M4、 M5、 M9、 Mll、 M13為P型晶體管，晶體管M6、 M7、 M8、 MIO、 M12為N型晶體管。同時，就本發(fā)明較佳的實施例出發(fā)，晶體管M1、M2、M3、M4的連接關(guān)系為 并聯(lián)，各個晶體管器溝道的寬長比的大小按照二進(jìn)制的方式進(jìn)行分配，成等比數(shù)列。同時晶 體管M12、 M13是兩組并聯(lián)的M0S晶體管，用來增大緩沖器的延時，使其達(dá)到納秒級別。
具體來說，該用于實現(xiàn)納米級延時的電路結(jié)構(gòu)是由4個PM0S晶體管M1、M2、M3、M4， 并聯(lián)組成電路結(jié)構(gòu)。通過改變4個輸端口 a、b、c、d的控制向量，來控制流過緩沖器的電流 大小，最終達(dá)到控制緩沖器延時的目的。常開的PM0S晶體管M5的尺寸可以根據(jù)實際的需 要進(jìn)行調(diào)整，通常是根據(jù)所需要的最大延時值來確定PMOS晶體管M5的尺寸。
再進(jìn)一步來看，僅僅通過調(diào)節(jié)PM0S晶體管M5的大小，并不足以使緩沖器的延時達(dá) 到納秒級別，為此，最后一級反相器的上下兩端各加了一組并聯(lián)的晶體管M12、M13，用來加 大緩沖器的延時。并聯(lián)的MOS管數(shù)量可調(diào)，可調(diào)至實際所需的延時值。由于所要求的延時 值較大，達(dá)到了納秒級，可以通過Hspice的仿真驗證，來確定最終的并聯(lián)晶體管的數(shù)量。
再者，本發(fā)明設(shè)有一對NMOS組成的電流鏡3，由晶體管M6和晶體管M7組成，為緩 沖器提供充放電電流。當(dāng)然，為了更好地控制反相器充放電，電流管的尺寸設(shè)計的要比組成 反相器的晶體管尺寸要小。 并且，由于控制電路用了 4個PM0S管組成，這樣根據(jù)控制向量的變化整個電路延 時的變化達(dá)到了 16種:abcd = 0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、 1010、1011、1100、1101、1110、1111。但在實際的應(yīng)用中，會有更高的，或者更低的精度要 求。因此，有更高的精度要求時，增加控制電路PMOS管的個數(shù)，若有更低的精度要求，則相 應(yīng)的減少PMOS管的個數(shù)。PMOS管的尺寸按照二進(jìn)制的方式進(jìn)行分配，分配方法如下首先 根據(jù)所需要的最小延時確定所有控制管等效管的總尺寸(W/L)m。，其次N個控制管(M1，M2，
M3......Mn)每一個具體的控制管(W/L) = 2卜72N—1 (W/L)M0其中的i = 1，2， ， N。 通過上述的文字表述并結(jié)合附圖可以看出，采用本發(fā)明后，數(shù)字控制向量直接對 應(yīng)延時值，函數(shù)關(guān)系具有較好的線性度和單調(diào)關(guān)系，降低了設(shè)計難度，提高電路的可重用 性。
權(quán)利要求
用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于包括晶體管M1～M13，晶體管M1、M2、M3、M4、M5相互并聯(lián)，各自的源端分別連接電源，各自的漏端分別連接，晶體管M6的漏端與柵級和晶體管M7的柵級，晶體管M6、M7組成一個電流鏡，晶體管M7、M8串聯(lián)，晶體管M8、M9組成緩沖器的第一級反相器，晶體管M10，M11，M12，M13，串聯(lián)組成緩沖器的第二級反相器，緩沖器的充、放電電流受到數(shù)字控制電流源的控制，當(dāng)晶體管M5常開時，通過開啟或者關(guān)閉M1～M4來調(diào)整流過緩沖器的電流，實現(xiàn)延時變化。
2. 根據(jù)權(quán)利要求1所述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于所述的晶體 管M1、M2、M3、M4、M5、M9、M11、M13為P型晶體管，晶體管M6、 M7、 M8、 M10、 M12為N型晶體 管。
3. 根據(jù)權(quán)利要求1所述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于所述的晶體管M1、M2、M3、M4的連接關(guān)系為并聯(lián)，各個晶體管器溝道的寬長比的大小按照二進(jìn)制的方式 進(jìn)行分配，成等比數(shù)列。
4. 根據(jù)權(quán)利要求1所述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于所述的由晶 體管M8、 M9、 M10、 Ml 1組成的緩沖器為電路的主體，用來傳輸信號。
5. 根據(jù)權(quán)利要求1所述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于所述的晶體 管M12、M13是兩組并聯(lián)的M0S晶體管，用來增大緩沖器的延時，使其延時達(dá)到納秒級。
6. 根據(jù)權(quán)利要求1所述的用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特征在于所述的晶體 管M5以及M12、M13的尺寸根據(jù)最大延時值確定。
全文摘要
本發(fā)明涉及一種用于實現(xiàn)納米級延時的電路結(jié)構(gòu)，其特點是包括晶體管M1～M13，晶體管M1、M2、M3、M4、M5相互并聯(lián)，各自的源端分別連接電源，各自的漏端分別連接，晶體管M6的漏端與柵級和晶體管M7的柵級，晶體管M6、M7組成一個電流鏡，晶體管M7、M8串聯(lián)，晶體管M8、M9組成緩沖器的第一級反相器，晶體管M10，M11，M12，M13，串聯(lián)組成緩沖器的第二級反相器，緩沖器的充、放電電流受到數(shù)字控制電流源的控制，當(dāng)晶體管M5常開時，通過開啟或者關(guān)閉M1～M4來調(diào)整流過緩沖器的電流，實現(xiàn)延時變化。采用本發(fā)明后，數(shù)字控制向量直接對應(yīng)延時值，降低了設(shè)計難度，提高電路的可重用性。
文檔編號H03K17/284GK101729047SQ20081015527
公開日2010年6月9日 申請日期2008年10月29日 優(yōu)先權(quán)日2008年10月29日
發(fā)明者劉新宇, 劉曉飛, 肖天昊 申請人:蘇州中科集成電路設(shè)計中心有限公司