專利名稱：時(shí)鐘切換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘電路，特別是一種對(duì)兩個(gè)時(shí)鐘信號(hào)進(jìn)行轉(zhuǎn)換的電路。
背景技術(shù)：
目前很多電路應(yīng)用都需要進(jìn)行時(shí)鐘頻率的切換，例如進(jìn)行數(shù)據(jù)通信時(shí)接收 數(shù)據(jù)和返回?cái)?shù)據(jù)需要不同的時(shí)鐘頻率，這就需要在不同頻率的時(shí)鐘之間進(jìn)行切 換?，F(xiàn)有技術(shù)的時(shí)鐘切換電路存在以下不足1、在時(shí)鐘切換時(shí)會(huì)產(chǎn)生毛刺，毛 刺的產(chǎn)生會(huì)導(dǎo)致后續(xù)的觸發(fā)器可能對(duì)這個(gè)毛刺產(chǎn)生動(dòng)作，從而將導(dǎo)致錯(cuò)誤動(dòng)作 的發(fā)生，最終導(dǎo)致功能錯(cuò)誤；2、亞穩(wěn)態(tài)的產(chǎn)生，有些時(shí)鐘切換電路采用反饋的 方式將某個(gè)時(shí)鐘觸發(fā)器輸出與另一個(gè)時(shí)鐘觸發(fā)器的輸入端相連，由于時(shí)鐘之間 的異步關(guān)系，將很有可能導(dǎo)致亞穩(wěn)態(tài)的產(chǎn)生，從而使電路處于不可預(yù)知的狀態(tài)。 上述問(wèn)題都將導(dǎo)致應(yīng)用電路出錯(cuò)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種時(shí)鐘切換電路，要解決的技術(shù)問(wèn)題是避免產(chǎn)生毛 刺、亞穩(wěn)態(tài)。
本發(fā)明采用以下技術(shù)方案 一種時(shí)鐘切換電路，由兩個(gè)復(fù)位產(chǎn)生電路、兩 個(gè)或門、三個(gè)非門、兩個(gè)D觸發(fā)器和時(shí)鐘輸出電路組成；第一復(fù)位產(chǎn)生電路、 第二復(fù)位產(chǎn)生電路分別連接第一D觸發(fā)器、第二D觸發(fā)器，兩個(gè)D觸發(fā)器的g 端分別輸出信號(hào)至?xí)r鐘輸出電路；第二 D觸發(fā)器的g端信號(hào)接第一復(fù)位產(chǎn)生電 路的一個(gè)輸入端、同時(shí)經(jīng)過(guò)第二非門至第三或門的輸入端，第一D觸發(fā)器的^端 接第二復(fù)位產(chǎn)生電路的一個(gè)輸入端、同時(shí)經(jīng)過(guò)第三非門至第四或門的輸入端；第一復(fù)位產(chǎn)生電路的另一個(gè)輸入端接第三或門的輸出端，第二復(fù)位產(chǎn)生電路的
另一個(gè)輸入端接第四或門的輸出端；所述第一 D觸發(fā)器的D輸入端接時(shí)鐘選擇 信號(hào)，第二D觸發(fā)器的D輸入端接時(shí)鐘選擇信號(hào)經(jīng)過(guò)第一非門得到的反相信號(hào)； 第一 D觸發(fā)器的時(shí)鐘端和第三或門的另一輸入端接第一時(shí)鐘信號(hào)，第二 D觸發(fā) 器的時(shí)鐘端和第四或門的另 一輸入端接第二時(shí)鐘信號(hào)。
本發(fā)明的第一復(fù)位產(chǎn)生電路由第一、第二與非門構(gòu)成的RS鎖存器，及第一 或門組成；所述第二復(fù)位產(chǎn)生電路由第三、第四與非門構(gòu)成的RS鎖存器，及第 二或門組成。
本發(fā)明的兩個(gè)D觸發(fā)器均為時(shí)鐘下降沿觸發(fā)且?guī)М惒綇?fù)位端。 本發(fā)明的時(shí)鐘輸出電路由第五與非門、第六與非門和第七與非門組成，第 五與非門接第一D觸發(fā)器2端，第六與非門接第二D觸發(fā)器2端，第七與非門
對(duì)第五與非門和第六五與非門輸出信號(hào)進(jìn)行與非運(yùn)算后輸出目標(biāo)時(shí)鐘。
本發(fā)明的第一 D觸發(fā)器的時(shí)鐘端、第三或門和第五與非門的輸入端接第一 時(shí)鐘信號(hào)；第二D觸發(fā)器的時(shí)鐘端、第四或門和第六與非門的輸入端接第二時(shí) 鐘信號(hào)。
本發(fā)明的第一 RS鎖存器的兩個(gè)輸入端分別與第三或門的輸出端和第二 D 觸發(fā)器的^端相連，第一 RS鎖存器的第二與非門的輸出端和復(fù)位信號(hào)接第一或 門的輸入端，其輸出端接第一D觸發(fā)器的異步復(fù)位端。
本發(fā)明的第二 RS鎖存器的兩個(gè)輸入端分別與第四或門的輸出端和第一 D 觸發(fā)器的^端相連，第二RS鎖存器的第三非門的輸出端和復(fù)位信號(hào)接第二或門 的輸入端，其輸出端接第二D觸發(fā)器的異步復(fù)位端相連。
本發(fā)明與現(xiàn)有技術(shù)相比，采用復(fù)位產(chǎn)生電路、兩個(gè)或門、三個(gè)非門、兩個(gè)D 觸發(fā)器和時(shí)鐘輸出電路組成的時(shí)鐘切換電路，當(dāng)?shù)谝粫r(shí)鐘切換為第二時(shí)鐘時(shí)，在第一時(shí)鐘為低電平時(shí)關(guān)斷第一時(shí)鐘的門控信號(hào)，同時(shí)釋放第二 RS鎖存器的復(fù)位輸出信號(hào)，在第二時(shí)鐘為低電平時(shí)打開(kāi)第二時(shí)鐘的門控信號(hào)從而避免了時(shí)鐘切換時(shí)的毛刺，復(fù)位產(chǎn)生電路保證了 D觸發(fā)器的異步復(fù)位端的一定是在時(shí)鐘為 低電平時(shí)通過(guò)RS鎖存電路對(duì)復(fù)位信號(hào)進(jìn)行同步操作，因此避免了亞穩(wěn)態(tài)的產(chǎn) 生。


圖1是本發(fā)明實(shí)施例的時(shí)鐘切換電路原理圖。 圖2是本發(fā)明實(shí)施例的仿真波形圖。
具體實(shí)施方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的時(shí)鐘切換電路 采用異步復(fù)位的方式對(duì)時(shí)鐘選擇信號(hào)和時(shí)鐘信號(hào)進(jìn)行同步，根據(jù)選擇信號(hào)Sd 在不相關(guān)的第一時(shí)鐘信號(hào)Clk_a和第二時(shí)鐘信號(hào)Clk一b之間進(jìn)行轉(zhuǎn)換，輸出無(wú)毛 刺的時(shí)鐘輸出信號(hào)Clk—out,并避免了亞穩(wěn)態(tài)問(wèn)題產(chǎn)生。本發(fā)明的時(shí)鐘切換電路由兩個(gè)復(fù)位產(chǎn)生電路、兩個(gè)或門、三個(gè)非門、兩個(gè)D 觸發(fā)器和時(shí)鐘輸出電路組成。如圖1所示，第一復(fù)位產(chǎn)生電路A、第二復(fù)位產(chǎn) 生電路B分別連接第一D觸發(fā)器DFF1、第二D觸發(fā)器DFF2，所述兩個(gè)D觸 發(fā)器均為時(shí)鐘下降沿觸發(fā)且?guī)М惒綇?fù)位端，兩個(gè)D觸發(fā)器的g端分別輸出的Sd 一reg、 SeLnj"eg信號(hào)至?xí)r鐘輸出電路。第二 D觸發(fā)器DFF2的5輸出端信號(hào)QNb至第一復(fù)位產(chǎn)生電路A的一個(gè)輸 入端、同時(shí)經(jīng)過(guò)第二非門12后的信號(hào)n5至第三或門OR3的輸入端，第一 D觸 發(fā)器DFF1的^輸出端信號(hào)QNa至第二復(fù)位產(chǎn)生電路B的一個(gè)輸入端、同時(shí)經(jīng) 過(guò)第三非門13后的信號(hào)n6至第四或門OR4的輸入端。第一復(fù)位產(chǎn)生電路A的 另一個(gè)輸入端接第三或門OR3的輸出端n3信號(hào)，第二復(fù)位產(chǎn)生電路B的另一個(gè)輸入端接第四或門OR4的輸出端n4信號(hào)。
選擇信號(hào)Sel至第一 D觸發(fā)器DFF1的D輸入端，同時(shí)經(jīng)第一非門II得到 反相信號(hào)Sel—n至第二 D觸發(fā)器DFF2的D輸入端；第一時(shí)鐘信號(hào)Clk_a至第 一 D觸發(fā)器DFF1的時(shí)鐘端，第二時(shí)鐘信號(hào)Clk—b至第二 D觸發(fā)器DFF2的時(shí)鐘端。
第一復(fù)位產(chǎn)生電路A由第一與非門Al、第二與非門A2構(gòu)成的RS鎖存器 Rl，及連接在其輸出端的第一或門OR1組成，第二復(fù)位產(chǎn)生電路B由第三與非 門A3、第四與非門A4構(gòu)成的RS鎖存器R2，及連接在其輸出端的第二或門OR2 組成。時(shí)鐘輸出電路由第五與非門A5、第六與非門A6和第七與非門A7組成， 對(duì)第一時(shí)鐘信號(hào)Clk一a和第二時(shí)鐘信號(hào)Clk_b進(jìn)行選擇，與非門A5通過(guò)信號(hào) Sel一reg對(duì)時(shí)鐘Clk一a進(jìn)行門控得到門控后的時(shí)鐘Clk—a_out，與非門A6通過(guò)信 號(hào)Sel_n_reg對(duì)時(shí)鐘Clk_b進(jìn)行門控得到門控時(shí)鐘后的時(shí)鐘Clk—b—out,與非門 A7對(duì)Clk—a_out和Clk—b_out進(jìn)行與非運(yùn)算得到目標(biāo)時(shí)鐘Clk一out。
RS鎖存器Rl的兩個(gè)輸入端分別與或門OR3的輸出端n3信號(hào)和DFF2g端 的輸出信號(hào)QNb相連，其中與非門A2的輸出端Reset—a信號(hào)和復(fù)位信號(hào)Rst與 或門OR1的輸入端相連，或門OR1的輸出端Rst_a與D觸發(fā)器DFF1的異步復(fù) 位端相連。RS鎖存器R2的兩個(gè)輸入端分別與或門OR4的輸出端n4信號(hào)和 DFF1^端的輸出信號(hào)端QNa相連，其中與非門A3的輸出端Reset_b信號(hào)和復(fù) 位信號(hào)Rst與或門OR2的輸入端相連，或門OR2的輸出端Rst—b與D觸發(fā)器 DFF2的異步復(fù)位端相連。
復(fù)位產(chǎn)生電路A和B分別用于產(chǎn)生DFF1、 DFF2的異步復(fù)位信號(hào)，保證當(dāng) 選擇信號(hào)Sd進(jìn)行翻轉(zhuǎn)的時(shí)候，將會(huì)首先產(chǎn)生任意一個(gè)時(shí)鐘信號(hào)都不允許輸出的 時(shí)亥ij;或門OR3用來(lái)防止Clk_a和QNb同時(shí)發(fā)生跳變導(dǎo)致RS鎖存器Rl發(fā)生的振蕩，或門OR4用來(lái)防止Clk—b和QNa同時(shí)發(fā)生跳變導(dǎo)致RS鎖存器R2發(fā) 生的振蕩；非門Il、 12和I3分別用于提供信號(hào)Sel、 QNb和QNa的反相信號(hào)； 兩個(gè)D觸發(fā)器用于寄存時(shí)鐘選擇信號(hào)Sel和Sel_n;時(shí)鐘輸出電路對(duì)兩路時(shí)鐘信 號(hào)Clk—a和Clk_b進(jìn)行選擇，輸出目標(biāo)時(shí)鐘。
復(fù)位產(chǎn)生電路A根據(jù)時(shí)鐘信號(hào)Clk一a和DFF2的輸出端QNb的值來(lái)產(chǎn)生 DFFl的異步復(fù)位信號(hào)；復(fù)位產(chǎn)生電路B根據(jù)時(shí)鐘信號(hào)Clk_b和DFFl的輸出端 QNa的值來(lái)產(chǎn)生DFF2的異步復(fù)位信號(hào)；將D觸發(fā)器DFF2的反相信號(hào)輸出端 QNb與復(fù)位產(chǎn)生電路A的輸入相連，使得在Clk—b的選擇信號(hào)Sel—n—reg有效時(shí) 令D觸發(fā)器DFFl的異步復(fù)位端Rst—a有效，進(jìn)而使Clk_a的選擇信號(hào)Sel一reg 強(qiáng)制無(wú)效；將D觸發(fā)器DFFl的反相信號(hào)輸出端QNa與復(fù)位產(chǎn)生電路B的輸入 相連，使得在Clk_a的選擇信號(hào)Sd_reg有效時(shí)令D觸發(fā)器DFF2的異步復(fù)位端 Rst—b有效，進(jìn)而使Clk一b的選擇信號(hào)Sel—n—reg強(qiáng)制無(wú)效；
或門OR3用來(lái)防止Clk—a和QNb同時(shí)發(fā)生跳變導(dǎo)致RS鎖存器Rl發(fā)生的振 蕩，或門OR4用來(lái)防止Clk一b和QNa同時(shí)發(fā)生跳變導(dǎo)致RS鎖存器R2發(fā)生的 振蕩。
時(shí)鐘輸出電路根據(jù)選擇信號(hào)Sel—reg和Sel—n_reg的值對(duì)時(shí)鐘信號(hào)Clk—a和 Clk一b進(jìn)行選擇，輸出目標(biāo)時(shí)鐘Clk_out。
如圖2所示，在T1時(shí)刻，選擇信號(hào)Sd為0，整個(gè)電路處于穩(wěn)定狀態(tài)，目標(biāo) 時(shí)鐘選擇時(shí)鐘信號(hào)Clk_b。
在T2時(shí)刻，選擇信號(hào)Sel由0變?yōu)?，此時(shí)由于該信號(hào)還沒(méi)有被任何一個(gè)時(shí)
鐘信號(hào)采樣到，因此電路其它信號(hào)未發(fā)生改變。
在T3時(shí)刻，即Clk一b的下降沿之后，Clk一b的選擇信號(hào)Sel—n—reg變?yōu)?， 此時(shí)由于Clk—a為高電平，因此DFF1的異步復(fù)位端依然為高，輸出Sel一reg依然為o。在T4時(shí)刻，即Clk_a由高變?yōu)榈椭螅?jīng)過(guò)或門OR1和OR3的延遲加上 RS鎖存器Rl的延遲之后DFFl的異步復(fù)位端變低，此時(shí)DFFl可等待Clk_a的 下降沿采樣Sd信號(hào)。在T5時(shí)刻，即Clk—a的下降沿之后，DFFl采樣到Sd信號(hào)，使時(shí)鐘信號(hào) Cll^a的選擇信號(hào)Se1—reg變高，目標(biāo)時(shí)鐘選擇時(shí)鐘信號(hào)Clk—a，在T3 T5這段 時(shí)間，兩個(gè)時(shí)鐘信號(hào)的選擇信號(hào)Sel_reg和Sel—n_reg均為0，目標(biāo)時(shí)鐘保持為0。在T6時(shí)刻，選擇信號(hào)Sel由1變?yōu)?，此時(shí)由于該信號(hào)還沒(méi)有被任何一個(gè)時(shí) 鐘信號(hào)采樣到，因此電路其它信號(hào)未發(fā)生改變。在T7時(shí)刻，即Clk一a的下降沿之后，Clk—a的選擇信號(hào)Sel—reg變?yōu)?，此 時(shí)由于Clk一b為低電平，因此將會(huì)導(dǎo)致DFF2的異步復(fù)位端變?yōu)?。在T8時(shí)刻，即T7時(shí)刻之后再經(jīng)過(guò)或門OR4和OR2的延遲加上RS鎖存器 R2的延遲之后的時(shí)刻，DFF2的異步復(fù)位端變?yōu)?。在T9時(shí)刻，即T8時(shí)刻后的Clk_a的下降沿，DFF2采樣到Sd_n信號(hào)，使 時(shí)鐘信號(hào)Clk一b的選擇信號(hào)SeLn一reg變高，目標(biāo)時(shí)鐘選擇時(shí)鐘信號(hào)Clk_b，在 T7 T9這段時(shí)間，兩個(gè)時(shí)鐘信號(hào)的選擇信號(hào)Sel一reg和Sel一n—reg均為0，目標(biāo) 時(shí)鐘保持為0。本發(fā)明的時(shí)鐘切換電路通過(guò)復(fù)位產(chǎn)生電路解決了一般時(shí)鐘切換電路中的毛 刺問(wèn)題和亞穩(wěn)態(tài)問(wèn)題，實(shí)現(xiàn)了不相關(guān)時(shí)鐘之間的無(wú)縫切換1、毛剌的消除當(dāng) 時(shí)鐘Clk—a (或Clk_b)切換為時(shí)鐘Clk—b (或Clk—a)時(shí)，在Clk—a(或Clk_b) 為低電平時(shí)，DFFl (DFF2)關(guān)斷Cll^a(或ClkJ3)的門控信號(hào)，同時(shí)釋放RS鎖 存器R2 (Rl)的復(fù)位輸出信號(hào)Reset—b (或ReseLa)，在Clk—b (或Cll^a)為 低電平時(shí)打開(kāi)Clk—b (或Clk—a)的門控信號(hào)從而避免了時(shí)鐘切換時(shí)的毛刺；亞穩(wěn)態(tài)的解決復(fù)位產(chǎn)生電路保證了 D觸發(fā)器的異步復(fù)位端的release —定是在 時(shí)鐘為低電平時(shí)通過(guò)RS鎖存電路對(duì)復(fù)位信號(hào)進(jìn)行同步操作，因此避免了亞穩(wěn)態(tài) 的產(chǎn)生。
權(quán)利要求
1.一種時(shí)鐘切換電路，其特征在于所述時(shí)鐘切換電路由兩個(gè)復(fù)位產(chǎn)生電路、兩個(gè)或門、三個(gè)非門、兩個(gè)D觸發(fā)器和時(shí)鐘輸出電路組成；第一復(fù)位產(chǎn)生電路、第二復(fù)位產(chǎn)生電路分別連接第一D觸發(fā)器、第二D觸發(fā)器，兩個(gè)D觸發(fā)器的Q端分別輸出信號(hào)至?xí)r鐘輸出電路；第二D觸發(fā)器的<overscore>Q</overscore>端信號(hào)接第一復(fù)位產(chǎn)生電路的一個(gè)輸入端、同時(shí)經(jīng)過(guò)第二非門至第三或門的輸入端，第一D觸發(fā)器的<overscore>Q</overscore>端接第二復(fù)位產(chǎn)生電路的一個(gè)輸入端、同時(shí)經(jīng)過(guò)第三非門至第四或門的輸入端；第一復(fù)位產(chǎn)生電路的另一個(gè)輸入端接第三或門的輸出端，第二復(fù)位產(chǎn)生電路的另一個(gè)輸入端接第四或門的輸出端；所述第一D觸發(fā)器的D輸入端接時(shí)鐘選擇信號(hào)，第二D觸發(fā)器的D輸入端接時(shí)鐘選擇信號(hào)經(jīng)過(guò)第一非門得到的反相信號(hào)；第一D觸發(fā)器的時(shí)鐘端和第三或門的另一輸入端接第一時(shí)鐘信號(hào)，第二D觸發(fā)器的時(shí)鐘端和第四或門的另一輸入端接第二時(shí)鐘信號(hào)。
2. 根據(jù)權(quán)利要求l所述的時(shí)鐘切換電路，其特征在于所述第一復(fù)位產(chǎn)生電路 由第一、第二與非門構(gòu)成的RS鎖存器，及第一或門組成；所述第二復(fù)位產(chǎn) 生電路由第三、第四與非門構(gòu)成的RS鎖存器，及第二或門組成。
3. 根據(jù)權(quán)利要求2所述的時(shí)鐘切換電路，其特征在于所述兩個(gè)D觸發(fā)器均為 時(shí)鐘下降沿觸發(fā)且?guī)М惒綇?fù)位端。
4. 根據(jù)權(quán)利要求3所述的時(shí)鐘切換電路，其特征在于所述時(shí)鐘輸出電路由第五與非門、第六與非門和第七與非門組成，第五與非門接第一D觸發(fā)器2端， 第六與非門接第二 D觸發(fā)器e端，第七與非門對(duì)第五與非門和第六五與非門 輸出信號(hào)進(jìn)行與非運(yùn)算后輸出目標(biāo)時(shí)鐘。
5. 根據(jù)權(quán)利要求4所述的時(shí)鐘切換電路，其特征在于所述第一D觸發(fā)器的時(shí) 鐘端、第三或門和第五與非門的輸入端接第一時(shí)鐘信號(hào)；第二D觸發(fā)器的時(shí) 鐘端、第四或門和第六與非門的輸入端接第二時(shí)鐘信號(hào)。
6. 根據(jù)權(quán)利要求5所述的時(shí)鐘切換電路，其特征在于所述第一RS鎖存器的 兩個(gè)輸入端分別與第三或門的輸出端和第二 D觸發(fā)器的5端相連，第一 RS 鎖存器的第二與非門的輸出端和復(fù)位信號(hào)接第一或門的輸入端，其輸出端接 第一D觸發(fā)器的異步復(fù)位端。
7. 根據(jù)權(quán)利要求6所述的時(shí)鐘切換電路，其特征在于所述第二RS鎖存器的 兩個(gè)輸入端分別與第四或門的輸出端和第一 D觸發(fā)器的5端相連，第二 RS 鎖存器的第三非門的輸出端和復(fù)位信號(hào)接第二或門的輸入端，其輸出端接第 二 D觸發(fā)器的異步復(fù)位端相連。
全文摘要
本發(fā)明公開(kāi)了一種時(shí)鐘切換電路，要解決的技術(shù)問(wèn)題是避免產(chǎn)生毛刺、亞穩(wěn)態(tài)。本發(fā)明的時(shí)鐘切換電路，由兩個(gè)復(fù)位產(chǎn)生電路、兩個(gè)或門、三個(gè)非門、兩個(gè)D觸發(fā)器和時(shí)鐘輸出電路組成，復(fù)位產(chǎn)生電路由與非門構(gòu)成RS鎖存器。本發(fā)明與現(xiàn)有技術(shù)相比，當(dāng)?shù)谝粫r(shí)鐘切換為第二時(shí)鐘時(shí)，在第一時(shí)鐘為低電平時(shí)關(guān)斷第一時(shí)鐘的門控信號(hào)，同時(shí)釋放第二RS鎖存器的復(fù)位輸出信號(hào)，在第二時(shí)鐘為低電平時(shí)打開(kāi)第二時(shí)鐘的門控信號(hào)從而避免了時(shí)鐘切換時(shí)的毛刺，復(fù)位產(chǎn)生電路保證了D觸發(fā)器的異步復(fù)位端的一定是在時(shí)鐘為低電平時(shí)通過(guò)RS鎖存電路對(duì)復(fù)位信號(hào)進(jìn)行同步操作，因此避免了亞穩(wěn)態(tài)的產(chǎn)生。
文檔編號(hào)H03K5/125GK101299159SQ20081006816
公開(kāi)日2008年11月5日 申請(qǐng)日期2008年7月1日 優(yōu)先權(quán)日2008年7月1日
發(fā)明者傅霖煌, 武岳山, 游昊杰, 熊立志, 王振華 申請(qǐng)人:深圳市遠(yuǎn)望谷信息技術(shù)股份有限公司