專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一 種半導(dǎo)體集成電路裝置。
技術(shù)背景隨著半導(dǎo)體元件微細(xì)化的,，存在所謂^元件的偏差變大的問題。當(dāng) 偏差變大時，就會以某一概率出現(xiàn)動作顯著延遲的電路塊，在符合最差情況的 延遲時間的電路設(shè)計中，難于提高時鐘頻率。此外，偏差的增大使得模擬的延 遲時間的測量變得困難，就會成為因預(yù)測以上的延遲而弓胞計時(timing)錯誤 的原因。此外，由于元件的微細(xì)化和集鵬的增大，電源電壓變小，時鐘頻率 加快，由此就會因高能粒子弓胞軟辛照的概率變高。過去，作為避免模擬錯誤或軟錯誤的觸發(fā)器的結(jié)構(gòu)，例如公知有美國專利 公開第2004/0199821號說明書中記載的結(jié)構(gòu)。這種結(jié)構(gòu)是將其它的閉鎖電路設(shè) 置成與流水線上的觸發(fā)器并行，在比系統(tǒng)時鐘稍微延遲的時鐘下使用它，比較 雙方保持的數(shù)據(jù)的內(nèi)容，在不同的情況下判斷為存在錯誤，從而進(jìn)行數(shù)據(jù)的修 正的結(jié)構(gòu)。但是，此方法中，由于另外準(zhǔn)備一個閉鎖電路，或用于比較數(shù)據(jù)的比較電 路、用于《彥改數(shù)據(jù)的電路等，就會存在所謂電路面積增大的問題。此外，艮口使 沒有錯誤，由于使準(zhǔn)備的閉鎖電路動作，也存在所謂消耗功對曾大的問題。作為以低消耗功率為目的的觸發(fā)器結(jié)構(gòu)，例如，在特幵2000-232339號公 報、或特開2004-56667號公報中已被公開。這種結(jié)構(gòu)僅翻蟲發(fā)器的輸入和輸出 不同時，在時鐘的上升的時刻(timing)，使內(nèi)部時鐘上升，如果輸入和輸出沒 有變化.，時鐘就不會上升。但是，由于此結(jié)構(gòu)僅在時鐘的上升時判斷輸入輸出， 所以就不具有對沒有預(yù)期的錯誤的耐性。發(fā)明內(nèi)容本發(fā)明考慮上述問題，目的在于提供一種能夠通鵬可能小膨曾大面積沬 實現(xiàn)糾錯功能的觸發(fā)器電路及使用此電路的^7K線系統(tǒng)。本發(fā)明的第1形態(tài)的觸發(fā)器電路，包括觸發(fā)器，根據(jù)第1時鐘信號的上 升沿或下降沿中的一個邊、，行動作；判定電路，比較上述觸發(fā)器的輸入和輸出，對不同場合輸出請求信號；以鵬制電路，接收來自外部的第2時鐘信號，產(chǎn)生上述第l時鐘信號及確認(rèn)信號。當(dāng)MJi述判定電路送來戰(zhàn)請求信號時，如果上述觸發(fā)器進(jìn)4彌作之后，±^空制電路則^±述第1時鐘信號反轉(zhuǎn)，并 且將上述確認(rèn)信號錢到上述判定電路，在上述判定電路中解除戰(zhàn)請求信號。此外，本發(fā)明的第2形態(tài)的流水線系統(tǒng)為多級串聯(lián)連接觸發(fā)器和邏輯電路 的組，將至少一組的觸發(fā)器替換為本發(fā)明1至8任意一個記載的觸發(fā)器電路。


圖1是表示第1實施方式的觸發(fā)器電路的基本結(jié)構(gòu)的方框圖。圖2是表示第2實施方式的觸發(fā)器電路的電路圖。圖3是表示第3實施方式的角撥器電路的電路圖。圖4是表示第3實施方式的第1變化例的觸發(fā)器電路的電路圖。圖5是表示第3實施方式的第2變化例的觸發(fā)器電路的電路圖。圖6是表示第3實施方式的操作的信號波形圖。圖7是表示第4實施方式的觸發(fā)器電路的電路圖。圖8是g第5實施方式的觸發(fā)器電路的電路圖。圖9是表示第5實施方式的第1變化例的觸發(fā)器電路的電路圖。圖10是表示第5實施方式的第1 z變化例的觸發(fā)器電路的操作的信號的波形圖。圖11是表示第5實施方式的第2變化例的觸發(fā)器電路的電路圖。 圖12是表示第6實施方式的觸發(fā)器電路的電路圖。 圖13是表示第6實施方式的第1變化例的觸發(fā)器電路的電路圖。 圖14是表示第6實施方式的第2變化例的觸發(fā)器電路的電路圖。
圖15是表示第7實施方式的觸發(fā)器電路的電路圖。圖16是表示第7實施方式的第1變化例的觸發(fā)器電路的電路圖。 圖17是表示第7實施方式的第2變化例的觸發(fā)器電路的電路圖。 圖18是表示第8實施方式的流7jC線系統(tǒng)的方框圖。
具體實施方式
下面，參照

本發(fā)明的實施方式。在下面戶;f^的實際電路例中，表示出邏輯轉(zhuǎn)換的全部電路結(jié)構(gòu)中的一個例子，即使沒有在此示出的其它的電路 結(jié)構(gòu)顯然也同樣能夠?qū)崿F(xiàn)。 (第1實施方式)圖1示出本發(fā)明的第1實施方式的觸發(fā)器電路的基本結(jié)構(gòu)。 雖然觸發(fā)器電路在時鐘的上升沿動作，在下降沿動作，但下面的實施方式 中假設(shè)全部是^h升沿動作，進(jìn)行說明。同樣考慮在下降沿動作的情況。此外， 雖然以D型觸發(fā)器(下面也稱為D-FF)的情況為例進(jìn)行說明，《跳于f頓時鐘 的觸發(fā)器而言也能夠適用，不限于D-FF。本實施方式的觸發(fā)器電路包括常規(guī)的D-FF2、控制電路4和判定電路6。 控制電路4根據(jù)時鐘信號及來自判定電路6的請求信號動作，在對判定電路6 發(fā)送出確認(rèn)信號的同時，還對D-FF2電路發(fā)送出時鐘信號。判定電路6根據(jù) D-FF2的輸入輸出D、 Q和來自控制電路4的確認(rèn)信號動作，將請求信號發(fā)送 到判定電路6。在初始狀態(tài)下，不輸出來自判定電路6的請求信號、來自控制電路4的確 認(rèn)信號。首先，判定電路6比較觸發(fā)器2的輸入D和輸出Q，在兩者不同的情 況下，向控制電路4發(fā)送請求信號。如果請求信號的計時在時鐘的上升之后， 控制電路4就使時鐘下降，向判定電路6發(fā)送確認(rèn)信號。判定電路6接收確認(rèn) 信號時，解除請求信號?？刂齐娐?解斷青求信號時，解除時鐘的下降狀態(tài)， 解除確認(rèn)信號。由于解除下降狀態(tài)的時鐘會再次上升，在此邊沿處就再次保持 D-FF2的輸入。在此動作中，在時鐘上升后的即亥U后為WQ的狀態(tài)的時候，判斷為產(chǎn)生 錯誤。船胃時鐘上升后柳瞎j后，是指首先時鐘處于'W，狀態(tài)的情況。即，即使 時鐘處于"L"的狀態(tài)時發(fā)送請求信號，此瞎況不會產(chǎn)生確認(rèn)信號，不會弓胞上述動作。請求信號和確認(rèn)信號既可以是正邏輯也可以是負(fù)邏輯。只要在控制電路4及判定電路6中符合條理就可以。在弓胞計時錯測寸和弓胞軟!賊時，如鄉(xiāng)行戰(zhàn)動作，對于D-FF2而言， 時鐘就會二次上升，由后半個時鐘保持?jǐn)?shù)值。此時，在整體看系統(tǒng)時，此部分 的時鐘延遲上升，后級的電路的計時就會變嚴(yán)格。但是，時鐘的計時按最差的 情況設(shè)計，通常并不只是進(jìn)行邏輯通過最短路徑這樣的最差情況的計算，由于 能夠根據(jù)元件的偏差，某一部分的電路動作變得非常快，即使一部分的計時變 嚴(yán)格，在后級的電路的某處，也能夠吸il妙l:計時。如上述說明的情況，根據(jù)本實施方式，通過設(shè)計控制電路4及判定電路6， 就能夠附加糾錯功能，由此，能夠M^可能小地增大面積來實現(xiàn)。 (第2實施方式)圖2中示出了本發(fā)明的第2實施方式的觸發(fā)器電路。本實施方式為按邏輯 電平方式具體i戰(zhàn)第1實施方式的觸發(fā)器電路的控制電路4及判定電路6的一 種電路結(jié)構(gòu)?？刂齐娐?由AND電路4a構(gòu)成，判定電路6由根據(jù)D-FF2的輸 入輸出D、 Q進(jìn)行排他的邏車群口運(yùn)算的排他邏輯和電路6a (下面也稱EXOR電 路6a)、延遲元件6b及根據(jù)EXOR電路6a及延遲元件6b的輸出進(jìn)行NAND 運(yùn)算的邏輯電路6c構(gòu)成。此膚況下，雖然向D-FF2的時鐘和確認(rèn)信號f頓相同 的信號，根據(jù)合成的邏輯，也存在是這種情況、不是這種情況的情況。此外， 在本實施方式中，請求信號和確認(rèn)信號可按照負(fù)邏輯方式運(yùn)行。為了吸收D-FF2的時鐘-輸出艦時間，插入延遲元件6b。艮P，由于D-EF2從時鐘輸入后到變?yōu)檩敵鲇醒舆t時間，所以，通 {:延遲即使沒有錯誤，時鐘 上升之后也存在WQ的時間帶。由于此狀態(tài)不是錯誤，所以通過延遲元件6b， 吸 匕時間。這意味著，延遲元件6b沒必要必須插入圖2中所示的確認(rèn)信號的 位置，所以可以在邏輯電路6c與AND電路4a之間插入請求信號的節(jié)點(diǎn)。延遲 元件6b的實現(xiàn)方法，例如能夠通過反復(fù)4頓CMOS反相器(inverter)來實現(xiàn)。 此外，以所謂艦元件6b的形式?jīng)]有明示地加入，通過改變前后的邏輯門的尺 寸，控制邏輯門自身的延遲，會,實質(zhì)上插入與延遲元件相同的延遲時間。此 夕卜，也可以使用多個CMOS反相器，改變構(gòu)成CMOS反相器的晶體管的尺寸， 縮窄溝道寬度，增長溝道長度，或與電容器組合，由此來實現(xiàn)延遲時間的調(diào)整。
如上所說明的，根據(jù)本實施方式，M設(shè)計控制電路4及判定電路6，能夠附加糾錯功能，由此，肯的多通艦可能小地增大面積來實現(xiàn)。(第3實施方式)接著，在圖3中示出了本發(fā)明的第3實施方式的觸發(fā)器電路。此實施方式 的觸發(fā)器電路為將第2實施方式的邏輯電路6c替換為串聯(lián)連接的p溝道晶體管 6cl、 n溝道晶體管6c2、及n溝道晶體管6c3的結(jié)構(gòu)。上升沿觸發(fā)的情況下，由于時鐘為"L"時，即使從判定電路6錢任何的 請求信號，在控制電路4中也不執(zhí)行，由于僅時鐘為"H"時進(jìn)行正確動作即可， 所以判定電路6可以構(gòu)成如圖3所示的模擬電路結(jié)構(gòu)。圖4中示出了本實施方式的第1變化例的觸發(fā)器電路。此第1變化例是包 含D-FF2以邏輯選通電平方式iM圖3所示的觸發(fā)器電路結(jié)構(gòu)的觸發(fā)器電路的 一個例子。D-FF2包括反相器2a、傳輸門2b、由體連接的反相器2c及時鐘 驅(qū)動器2d構(gòu)成的閉鎖電路、傳輸門2e、由交差連接的反相器2f及時鐘驅(qū)動器 2g構(gòu)成的閉鎖電路、和反相器2h，它們都被串聯(lián)連接?？刂齐娐?包括NAND電路4a、和反轉(zhuǎn)NAND電路4a的輸出的反相器 4b。判定電路6包括根據(jù)反相器2a輸入輸出進(jìn)行動作的傳輸門6al、 6a2、反 相器6bl、 6b2、和串聯(lián)連接的p溝道晶體管6cl及n溝道晶體管6c2、 6c3。再 有，傳輸門2b根據(jù)NAND電路4a的輸出cn和反相器4a的輸出c的反轉(zhuǎn)輸出 動作，傳輸門2b根據(jù)NAND電路4a的輸出cn和反相器4b的輸出c的反轉(zhuǎn)輸 出進(jìn)行動作，傳輸門2e根據(jù)NAND電路4a的輸出cn的反轉(zhuǎn)輸出和反相器4b 的輸出c而動作。傳輸門6al 、 6a2構(gòu)成圖3所示的EXOR電路6a。采用本變化例這樣的電路結(jié)構(gòu)時，在原有的D-FF2上追加的晶體管數(shù)為17 個。另一方面，釆用美國專禾忪開第2004/0199821號說明書中記載的電路結(jié)構(gòu) 時，基于追加的閉鎖電路或比較電路、選擇電路，追加晶體管數(shù)為38個。由此， 按照本變化例，仍舊最低限度地抑制電路的額外開銷，會^I多實現(xiàn)糾錯功能。再有，在本變化例中，雖然傳輸門6al接收反相器2f的輸入，傳輸門6a2 接收反相器2f的輸出，但也可以如圖5所示，為傳輸門6al接收反相器2h的輸 出，傳輸門6a2接收反轉(zhuǎn)反相器2h的輸出的反相器2i的輸出的結(jié)構(gòu)。此情況下， 傳輸門6al、 6a2根據(jù)反相器2a的輸入和反轉(zhuǎn)上述輸入的反相器2i的輸出進(jìn)行 動作。12 本實施方式的觸發(fā)器電路的信號波形在圖6中示出。D-FF2的輸入信號D， 在常規(guī)動作狀態(tài)下，在本實施方式的D-EF2和常規(guī)D-FF中動作中沒有差異。 再次，例如，由于高能粒子弓胞瞬態(tài)錯誤(在此電壓下降)，在此計時下，如果 時鐘上升，相對于在不采船寸策的常規(guī)的D-FF中會保持錯誤數(shù)據(jù)，在本實施方 式中，D-FF2在數(shù)據(jù)恢復(fù)后時鐘再一次變?yōu)樯仙?，隨著一些延遲，向后級發(fā)送 正確的數(shù)據(jù)。此外，例如，即使邏輯計時出錯，引起計時錯誤的情況下，在其 在時鐘上升之后恢復(fù)到正確值的時候，同樣時鐘再次上升，能夠向后級發(fā)送出 正確的數(shù)據(jù)。在此動作例中，流過電路的平均電流模擬時為0.047mA左右，在 美國專利公開第2004/0199821號說明書中的結(jié)構(gòu)中,平均電流是0.069mA左右。 由此，本實施方式的觸發(fā)器電路能夠低消耗功率地實現(xiàn)糾錯功能。所謂上升之后，是時鐘為"H"電平的期間。所指的是時鐘的占空比為50% 左右時，常存在過長的情況。此時，改變時鐘的占空比，M縮短W'電平的時 間來對應(yīng)。此外，在調(diào)整時鐘的時間困難的情況下，會^I多從外部輸AM知修改 時間的信號。例如，i^卜部導(dǎo)入縮短'H"電平的信號，能夠?qū)刂齐娐?輸入時 鐘和AND運(yùn)算信號。此外，,A^卜部導(dǎo)入僅修改時間延遲的時鐘，會的多對控制電 路4輸入其反轉(zhuǎn)信號和對時鐘進(jìn)行了 AND運(yùn)算的信號。此外，此情況在下面所 示的第4實施方式也可行。 (第4實施方式)接著，在圖7中示出了本發(fā)明到第4實施方式。本實施方式的觸發(fā)器電路 為在圖3所示的第3實施方式中，在延遲元件6b之后，插入延遲元件6b3和 AND電路6b4的結(jié)構(gòu)。預(yù)先使AND電路6b4的僅一個邏輯,負(fù)邏輯進(jìn)行動作。 此時，AND電路6b4的2個輸入為"H"時，輸出"L"，但由于僅一個輸入插入延 遲元件，所以時鐘從"L"變?yōu)?tT后，僅兩輸入的延遲差的時間，AND電路6b4 輸出"H"，僅此期間，執(zhí)行D-FF2的錯誤判定。此時間由延遲元件6b3的AND 電路6b4的2輸入的延遲差決定。延遲時間的調(diào)整，與其它的實施方式相同， 也可以是重復(fù)反相器的形式，通過使溝道寬度和溝道長度變化，與電容器組合 來實現(xiàn)。單個為負(fù)邏輯的AND電路能夠通過將反相器連接在AND電路的輸入 來實現(xiàn)。即4採用這樣的結(jié)構(gòu)，追加晶體管數(shù)為27個左右，盡可能小地抑制電 路的額外開銷，就肖^具有糾錯功能。本實施方式與第3實施方式相同，能夠M^可能小地增大面積來實現(xiàn)糾
錯功能。(第5實施方式)接著，圖8中示出了本發(fā)明第5實施方式的觸發(fā)器電路。此實施方式的觸 發(fā)器電路的結(jié)構(gòu)為在圖2所示的第2實施方式中，由3輸入AND電路4c構(gòu) 成控制電路4，將EXOR電路6a的輸出作為第1請求i言號輸入到3輸入AND 電路4c中，在邏輯電路6c的輸出和3輸入AND電路4c的輸入t間設(shè)置判定 電路6的延遲元件6b，將此延遲元件6b的輸出作為第2請求信號，作為3輸入 AND電路4c的輸入。艮P，示出在向控制電路4的請求信號中，還加上輸出判定電路中的EW 信號的信號(第1請求信號)作為請求信號輸出的結(jié)構(gòu)，更具體地，是以判定 電路6中的排他邏輯和電路6a的輸出為正邏輯向控制電路4中的3輸入AND 電路4c輸入的結(jié)構(gòu)。由于采用這樣的結(jié)構(gòu)，控制電路4僅在D-FF2需要時鐘時， 控制時鐘向D-FP輸入。艮P，是,且時鐘上升時，此后檢觀U錯誤。在判定電 路6中的邏輯電路6c的輸出后，延遲元件6b被連接到請求信號的節(jié)點(diǎn)，這與 其它實施方式相同，都連接在確認(rèn)信號的節(jié)點(diǎn)，毫無疑問是可能的，不局限其 位置。本實施方式也能夠M31盡可能小地增大面積來實5見糾錯功能。 接著，在圖9中示出了本實施方式的第1變化例的觸發(fā)器電路。此變化例 是以邏fl^電平具體地iM圖8所示的第5實施方式的結(jié)構(gòu)時的一個例子。 邏輯門從圖8所示的NAND電路4c、邏輯電路6c或AND電路的邏輯變?yōu)镹OR 電路的邏輯，但這是最佳化邏輯門數(shù)或動作的變革，邏輯上完全相同。D-FF2 為與圖4所示的D-FF2相同的結(jié)構(gòu)?？刂齐娐?包括反相器4d、 3輸入NOR 電路4e和反相器4f,將它們串聯(lián)連接。判定電路6包括傳輸門6al、 6a2，反 相器6d，和NOR電路6e，在本變化例中沒有使用在圖8所示的第5實施方式 中記述的皿元件6b，這是由于通過調(diào)整前后的邏輯或邏輯門尺寸確保了所需 的延遲時間。反相器6d接收傳輸門6al、 6a2的輸出。反相器4d將,A^卜部輸入 的時鐘反轉(zhuǎn)。NOR電路4e接收反相器4d的輸出，反相器6d的輸出(第2請 求信號)，和NOR電路6e的輸出(第l請求信號)，進(jìn)行NOR運(yùn)算。反相器 4f將NOR電路4e的輸出反轉(zhuǎn)。NOR電路6e接收反相器4f的輸出(確認(rèn)信號)、 反相器6d的輸出，進(jìn)行NOR運(yùn)算。再有，作為D-FF2的時鐘信號cn，可使用
反相器4f的輸出信號，作為時鐘信號c，可^頓反相器8的輸出信號。如此，即使在圖8所示的第5實施方式外，在本變化例i戰(zhàn)的電路結(jié)構(gòu)中， 在沒有改變其邏輯的范圍內(nèi)，顯然有無數(shù)構(gòu)成方法。即使采用這樣的電路結(jié)構(gòu)， 用于實現(xiàn)糾錯功能的追加晶體管數(shù)為20個左右，因此就能夠盡可能小地抑制電 路的額外開銷，能夠?qū)崿F(xiàn)糾錯功能。圖10是表示圖9所示的本變化例的D-FF2結(jié)構(gòu)的電路動作的信號的波形 圖。與圖6所示相同，表示高能粒子的電壓效果和延遲引起計時不同時的操作。 根據(jù)本變化例，D-FF2內(nèi)部的時鐘c、 cn，不管是否弓胞,賊，在1>0的情況 下，時鐘都不上升。在IW的情況下，在時鐘上升計時下，內(nèi)部時鐘c、 cn上 升，在D-FF2中保持?jǐn)?shù)據(jù)。此外，引起錯誤的情況下，此時刻，時鐘上升，隨 著一些，也離多保持正確的值。此時的模擬的平均電流值為0.048mA左右， 與美國專禾l訟開第2004/0199821號說明書相比，鼬多以低消耗功率實現(xiàn)糾錯功 能。再有，雖然與圖4所示的第3實施方式的變化例相比，不是低消耗功率， 但本實施方式在輸入到D-FF2中的 遷移少時 :排除多余的電路動作來實 現(xiàn)低消耗功率。為此，如本模擬那樣，在繊的遷移多的情況下，并不是有如此大的效果。 相反，在數(shù)據(jù)遷移少的情況下，由于排除多余的電路動作，能夠獲得更大的低 消耗功率效果。錯誤和僅,時時鐘上升結(jié)構(gòu)的一部分，倉,由M51圖11所示的第2變 化例的觸發(fā)器電路這樣的結(jié)構(gòu)實現(xiàn)。在此變化例中，由于由EXOR電路6a組成 的判定電路6不接收來自由AND電路4a組成的控制電路2的確認(rèn)信號， 控制電路4請求僅當(dāng)D^Q的信息，所以優(yōu)點(diǎn)是使電路規(guī)模進(jìn)一步縮小。但是， 因為沒有確認(rèn)信號，因此，不管時鐘是否上升，在不能解P斜壬意錯誤弓胞的D^Q 的情況下，D-FF2就會由于不知道這些瞎況而繼續(xù)動作，因此，存在所謂缺少 抗錯誤性的缺點(diǎn)。(第6實施方式)接著，在圖12中示出本發(fā)明的第6實施方式的觸發(fā)器電路。本實施方式 的觸發(fā)器電路為將圖1所示的第1實施方式的D-FF2的替換為觸發(fā)器2A的結(jié) 構(gòu)。此觸發(fā)器2A的結(jié)構(gòu)為在第1實施方式的D-FF2 i體接收測i對莫型信號 TE的端子，接收測說莫型用輸入信號SI的端子，和接收測說莫型用輸出信號
SO的端子。在進(jìn)行掃描測試等時，存在i^卜部向觸發(fā)器直接輸入數(shù)據(jù)的情況。此時， 通過輸入測i對莫型信號TE，就會,分別連接流水線系統(tǒng)中相鄰的后級的觸發(fā)器 電路的輸入信號SI用端子和前級的觸發(fā)器電路的輸出信號SO用端子，進(jìn)行移位寄存的操作。此時將測說莫型信號TE輸入判定電路6中，臨時停妙啶電路 6的操作。本結(jié)構(gòu)不僅測試模型時，毫無疑問即使通常4頓時，如果需要也能夠 艦。本實施方式也能夠M:盡可能小地增大面積來實現(xiàn)糾錯功能。在圖13中示出本實施方式的第1變化例的觸發(fā)器電路。本變化例是以選 通電平記述圖12所示的第6實施方式的結(jié)構(gòu)。在本實施例中，使用邏輯電路6 構(gòu)成，該邏輯電路6為在圖3所示的第3實施方式的結(jié)構(gòu)中新設(shè)置接收測試模 型信號TE的反相器6f、和在邏輯電路6c接收此反相器6f的輸出的n溝道晶體 管6c4的電路。n溝道晶體管6c4設(shè)置在n溝道晶體管6c2、 6c3之間。M3i使 測試模型信號IE導(dǎo)通，停止從判定電路6輸出請求信號，臨時停止判定電路6 的功能。測試模型信號TE為負(fù)邏輯的情況下，能夠去除接收測試模型信號TE 的反相器6f，會的多縮小電路面積。在圖14中示出本實施方式的第2變化例的觸發(fā)器電路。本變化例的觸發(fā) 器電路為在圖8所示的第5實施方式的觸發(fā)器電路中新設(shè)置接收測i式模型信號 TE的反相器6f、并且為接收反相器6f的輸出將2輸A3f輯電路6c替換成NAND 運(yùn)算的3輸Ail輯電路6g的結(jié)構(gòu)。通過使測說莫型信號TE導(dǎo)通，停ih/人判定 電路6輸出請求信號，臨時停妙啶電路6的功能。測i対莫型信號TE為負(fù)邏輯 的情況下，會娜去除接收測說莫型信號TE的反相器6f，育嫩縮小電路面積。 (第7實施方式)接著，在圖15中示出了本發(fā)明的第7實施方式的觸發(fā)器電路。本實施方 式的觸發(fā)器電路為包括多個D-FF2i、22、.. .2n、(論2),相對這些D-FF2,、22、.. .2n、 共有判定電路6和控制電路4的結(jié)構(gòu)。由此，增大判定電路6或控制電路4的 面積、從而縮小電路整體的面積。根據(jù)此結(jié)構(gòu)，分別判定多個D-FF^、 22、 ...2n 的輸入和輸出，檢測出既使一仏誤的情況下，通過提升修改所有時鐘，就能 夠具有抗錯誤性。接著，在圖16中示出本實施方式的第1變化例的觸發(fā)器電路。此變化例
的觸發(fā)器電路表示以選通電平記述圖15所示的第7實施方式的結(jié)構(gòu)的一個例
子。再有，在圖16中，D-FF僅表示D-FF2p省略其它的D-FF。在變化例中， 為在圖3所示的第3實施方式的結(jié)構(gòu)中以作為動態(tài)門的多米諾(domino)電路 的OR結(jié)構(gòu)連接判定多個D^Q的判定電路(EXOR電路)的形式。艮P，為將由 柵極接收判定D-FF2j (i=l、…，n)的D^Q的EXOR電路6aj的輸出的n溝道 晶體管6c2i的各源極及各漏極彼jtk^接的結(jié)構(gòu)。根據(jù)此結(jié)構(gòu)，如果多個D-FF2卜 22、…2n中至少一個引起錯誤，日寸鐘就再7灶升，就執(zhí)行翻的再讀入，倉,具 有抗錯誤性。此外，如本結(jié)構(gòu)這樣，即使不構(gòu)成多米諾電路的結(jié)構(gòu)，用靜態(tài)門 實現(xiàn)的情況下也相同，通過OR連接多個EXOR電路，同樣會嫩實現(xiàn)。
在OR連接多個WQ的判定電路的情況下，可以分割、連接。由此，能夠 一次fflil OR連接改善動作速度。圖17是表示以圖8所示的第5實施方式的結(jié) 構(gòu)為基礎(chǔ)適用此結(jié)構(gòu)的第7實施方式的第2變化例的觸發(fā)器電路的電路圖。像 這樣，很明顯，分割OR連接的方法同樣也能夠適用采用動態(tài)電路結(jié)構(gòu)。 (第8實施方式)
接著，在圖18中示出了本發(fā)明的第8實施方式的流水線系統(tǒng)。本實施方 式的流7結(jié)曳系統(tǒng)，為在串聯(lián)連接多組D-FF101、邏輯電路102的流水線中，用 第1至第7實施方式的任意一個觸發(fā)器電路替換至少一個D-FF101的結(jié)構(gòu)。通 過這樣的流水線結(jié)構(gòu)，在電路整體中能夠具有抗錯誤性。既可以將全部的觸發(fā) 器替換成上述實施方式的觸發(fā)器電路，也可以僅在邏輯的計時嚴(yán)格的時候插入 全部的觸發(fā)器。再有，在圖18中，在導(dǎo)入流水線的上述實施方式的觸發(fā)器電路 的后級設(shè)置不包含邏輯電路的、即空級的結(jié)構(gòu)。
通ilJ:述實施方式的觸發(fā)器電路，回避,腺時，其后級的邏輯時鐘就會變 嚴(yán)格。通常，由于并不是在全部的邏輯中執(zhí)行最差^B時間的計算，所以期待 育巨夠在某處的計時中吸收。但是，在全部的情況下不限于此成立。為此，如圖 18所示，通過準(zhǔn)備空級(stage),就能夠?qū)崿F(xiàn)更確實的抗,腺性。即便空級是導(dǎo) 入上述實施方式的觸發(fā)器電路之后，既可以是在此后，也可以是流水線整體的 最后，任何位置都可以。
在以上的實施方式中，此電路結(jié)構(gòu)不限于此，通艦輯轉(zhuǎn)換，就能夠采取 具有相同效果的電路結(jié)構(gòu)。雖然假設(shè)觸發(fā)器上升沿觸發(fā)進(jìn)行說明，但也可以同 樣考慮下降沿觸發(fā)。此瞎況下以時鐘為負(fù)邏輯、插入反轉(zhuǎn)電路、通，輯轉(zhuǎn)換，
就能夠?qū)崿F(xiàn)最佳的電路。
如上述說明的，根據(jù)本發(fā)明的各實施方式，就能夠?qū)崿F(xiàn)具有抗錯誤性的系統(tǒng)。
權(quán)利要求
1、一種觸發(fā)器電路，其特征在于，包括觸發(fā)器，根據(jù)第1時鐘信號的上升沿或下降沿中的一個邊沿進(jìn)行動作；判定電路，比較上述觸發(fā)器的輸入和輸出，對不同場合輸出請求信號；以及控制電路，接收來自外部的第2時鐘信號，產(chǎn)生上述第1時鐘信號及確認(rèn)信號；當(dāng)從上述判定電路送來上述請求信號時，如果上述觸發(fā)器是進(jìn)行動作之后，則上述控制電路使上述第1時鐘信號反轉(zhuǎn)，并且將上述確認(rèn)信號發(fā)送到上述判定電路，在上述判定電路中解除上述請求信號。
2、 根據(jù)權(quán)利要求1戶脫的觸發(fā)器電路，其特征在于 上述控制電路具有AND電路；上述判定電路具有檢測，觸發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使上述AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和戰(zhàn)延遲元件的輸出進(jìn)行NAND運(yùn)算，輸出戰(zhàn)請求信號的邏輯電路;上述AND電路根據(jù)，第2時鐘信號和J^3I輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器處述延遲元件。
3、 根據(jù)權(quán)利要求1戶腿的觸發(fā)器電路，期寺征在于 上述控制電路具有AND電路；上述判定電路具有檢測上織蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使上述AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和戰(zhàn)延遲元件的輸出進(jìn)t話算的邏輯電路；上述邏輯電路包括由柵極接lllh述延遲元件的輸出，源極連接到電源的 p溝道晶體管；由柵極掛ll:述不一致檢測電路的輸出，漏極連接到戰(zhàn)p溝道 晶體管的漏極的第ln溝道晶體管；以及由柵極接lBUl述，元件的輸出，漏極 連接到，第1 n溝道晶體管的源極，源極接地的第2 n溝道晶體管；AUl述p 溝道晶體管和上述第1 n溝道晶體管的共同連接節(jié)點(diǎn)輸出，請求信號；上述AND電路根據(jù)，第2時鐘信號和Jb^輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器肚述艦元件。
4、 根據(jù)權(quán)禾腰求1戶腿的觸發(fā)器電路，其特征在于，觸發(fā)器包括根據(jù)上述第1時鐘信號進(jìn)行動作的第1閉鎖電路，和根據(jù) 與上述第1閉鎖電路串聯(lián)連接的上述第1時鐘信號的反轉(zhuǎn)信號進(jìn)行動作的第2 閉鎖電路；上述控制電路具有AND電路；上述判定電路具有檢測上淑J蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使上述AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和上述延遲元件的輸出進(jìn)纟話算的邏輯電路；上述不一致檢測電路包 舌根據(jù)上述觸發(fā)器的輸入數(shù)據(jù)的反轉(zhuǎn)信號，控制 上述第2閉鎖電路的輸入的獲取或遮斷的第1傳輸門；和根據(jù)上述觸發(fā)器的輸 入數(shù)據(jù)控制上述第2閉鎖電路的輸出的獲取或遮斷的第2傳輸門；上述第1及 第2傳輸門的輸出端子被共同連接；上艦輯電路包括由柵極接Wl^延遲元件的輸出，源極連接到電源的 p溝道晶體管；由柵極接illil^不一致檢測電路的輸出，漏極連接到上述p溝道 晶體管的漏極的第ln溝道晶體管；以及由柵極接LBCh^延遲元件的輸出，漏極 連接到上述第1 n溝道晶體管的源極，源極接地的第2 n溝道晶體管；/^J^ p 溝道晶體管和上述第1 n溝道晶體管的共同連接節(jié)點(diǎn)輸出J^請求信號；上述AND電路根據(jù)JlM第2時鐘信號和J^I輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的±^確認(rèn)信號發(fā)送到±^觸發(fā)器及±^延遲元件。
5、 根據(jù)權(quán)利要求1戶脫的觸發(fā)器電路，其特征在于 上3S空制電路具有AND電路；上述判定電路具有檢測上鄉(xiāng)蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；根據(jù)上述AND電路的輸出和JM不一致檢測電路的輸出進(jìn)行NAND運(yùn) 算的邏輯電路；以及^±3^1輯電路的輸出延遲的延遲元件；上述AND電路根據(jù)上述第2時鐘信號、上述不一致檢測電路的輸出以及 上述延遲元件的輸出進(jìn)行AND運(yùn)算，纟每作為輸出的上述確認(rèn)信號發(fā)送到上述觸 發(fā)器MS邏輯電路。
6、 根據(jù)權(quán)禾腰求1戶腿的觸發(fā)器電路，其特征在于 戰(zhàn)觸發(fā)器包括根據(jù)上述第1時鐘信號進(jìn)行動作的第1閉鎖電路，禾啦據(jù)與上述第1閉鎖電路串聯(lián)連接的上述第1時鐘信號的反轉(zhuǎn)信號進(jìn)行動作的第2 閉鎖電路；上述控制電路具有將±^第2時鐘信號反轉(zhuǎn)的第1反相器；第1N0R電路；以及將上述第1 NOR電路的輸出反轉(zhuǎn)的第2反相器；上述判定電路具有檢測上述觸發(fā)器的輸入及輸出的不一致的不一致檢測 電路；將戰(zhàn)不一致檢測電路的輸出反轉(zhuǎn)的第3反相器；以及根據(jù)，第3反 相器的輸出和，第2反相器的輸出進(jìn)行NOR運(yùn)算的第2 NOR電路；上述不一致檢領(lǐng)他路包括根據(jù)上述觸發(fā)器的輸入數(shù)據(jù)的反轉(zhuǎn)信號、控制 上述第2閉鎖電路的輸入的獲取或遮斷的第1傳輸門；和根據(jù)上述觸發(fā)器的輸 入數(shù)據(jù)控制上述第2閉鎖電路的輸出的獲取或遮斷的第2傳輸門；上述第1及 第2傳輸門的輸出端子被共同連接；±^第1 NOR電路根據(jù)，第2邏輯時鐘信號的反轉(zhuǎn)值、上述不一致檢測 電路的輸出、以及，第2 NOR電路的輸出進(jìn)行NOR運(yùn)算。
7、 根據(jù)權(quán)利要求1戶腿的觸發(fā)器電路，^f寺征在于 J^控制電路具有AND電路；戰(zhàn)判定電路具有檢測Jl^蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使，AND電路的輸出延遲的延遲元件；以及根據(jù)湖賦模型信號、上述 不一致檢測電路的輸出和上述延遲元件的輸出進(jìn)行NAND運(yùn)算，并輸出上述請求信號的邏輯電路；，AND電路根據(jù)，第2時鐘信號和，邏輯電路的輸出進(jìn)行AND運(yùn)算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器處述延遲元件。
8、 根據(jù)權(quán)利要求1戶做的觸發(fā)器電路，其特征在于 上述控制電路具有AND電路；上述判定電路具有檢測上淑J蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；根據(jù)測試模型信號、上述不一致檢測電路的輸出以及戰(zhàn)AND電路的輸 出進(jìn)行NAND運(yùn)算的邏輯電路；以及使J^邏輯電路的輸出延遲的延遲元件；，AND電路根據(jù)上述第2時鐘信號、上述不一致檢測電路的輸出以及 上述延遲元件的輸出進(jìn)行AND運(yùn)算，將作為輸出的上述確認(rèn)信號發(fā)送到，觸 發(fā)器及Jd^輯電路。
9、 一種流7j^戔系統(tǒng)，其特征在于多級串聯(lián)連接觸發(fā)器和邏輯電路的組，將至少一組的觸發(fā)器替換為權(quán)利要 求1所述的觸發(fā)器電路。
10、 根據(jù)權(quán)利要求9所述的^/K線系統(tǒng)，其特征在于 替換成，觸發(fā)器電路的組的后級的至少一組省略了邏輯電路。
11、 根據(jù)權(quán)禾腰求9所述的船燃系統(tǒng)，其特征在于上述判定電路具有檢測上鄉(xiāng)蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；^Jl^AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和上述延遲元件的輸出進(jìn)行NAND運(yùn)算，并輸出，請求信號的邏輯電 路；上述AND電路根據(jù)，第2時鐘信號和J^輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器處述延遲元件。
12、 根據(jù)權(quán)利要求9所述的、^7K線系統(tǒng)，其特征在于 ，控制電路具有AND電路；，判定電路具有檢測上^M發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使戰(zhàn)AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和上述艦元件的輸出進(jìn)t話算的邏輯電路；Jl^邏輯電路包括由柵極接收上述延遲元件的輸出，源極連接到電源的 p溝道晶體管；由柵極接^BLt述不一致檢測電路的輸出，漏極連接到上述p溝道 晶體管的漏極的第1 n溝道晶體管；以及由柵極接iBU:述延遲元件的輸出，漏極 連接到戰(zhàn)第ln溝道晶體管的源極，源極接地的第2n溝道晶體管；i^U^p 溝道晶體管和，第1 n溝道晶體管的共同連接節(jié)點(diǎn)輸出，請求信號；上述AND電路根據(jù)上述第2時鐘信號和i^輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的戰(zhàn)確認(rèn)信號錢到±^觸發(fā)器&±述延遲元件。
13、 根據(jù)權(quán)禾腰求9所述的、淑JC線系統(tǒng)，其特征在于上述觸發(fā)器包括根據(jù)戰(zhàn)第1時鐘信號進(jìn)行動作的第1閉鎖電路，和根 據(jù)與上述第1閉鎖電路串聯(lián)連接的，第1時鐘信號的反轉(zhuǎn)信號進(jìn)行動作的第2 閉鎖電路；上述控制電路具有AND電路；上述判定電路具有檢測上述觸發(fā)器的輸入及輸出的不一致的不一致檢測 電路；^h述AND電路的輸出延遲的延遲元件；以及根據(jù)上述不一致檢測電路 的輸出和上述鵬元件的輸出進(jìn)t話算的邏輯電路； 上述不一致檢測電路包括根據(jù)Jl^M發(fā)器的輸入數(shù)據(jù)的反轉(zhuǎn)信號，控制 上述第2閉鎖電路的輸入的獲取，斷的第1傳輸門，和根據(jù)上述觸發(fā)器的輸 入 控制上述第2閉鎖電路的輸出的獲取或遮斷的第2傳輸門；上述第1及 第2傳輸門的輸出端子被共同連接；上艦輯電路包括由柵極接ll灶述延遲元件的輸出，源極連接到電源的p溝道晶體管；由柵極接i&Jl^不一致檢須他路的輸出，漏極連接到戰(zhàn)p溝道 晶體管的漏極的第ln溝道晶體管；以及由柵極接iBa^艦元件的輸出，漏極 連接到戰(zhàn)第ln溝道晶體管的源極，源極接地的第2n溝道晶體管；從戰(zhàn)p 溝道晶體管和上述第1 n溝道晶體管的共同連接節(jié)點(diǎn)輸出，請求信號；上述AND電路根據(jù)，第2時鐘信號和J^il輯電路的輸出進(jìn)行AND運(yùn) 算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器及上述延遲元件。
14、 根據(jù)權(quán)禾腰求9所述的^K線系統(tǒng)，其特征在于 上述控制電路具有AND電路；上述判定電路具有檢測上鄉(xiāng)蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；根據(jù)J^AND電路的輸出和，不一致檢測電路的輸出進(jìn)行NAND運(yùn) 算的邏輯電路；以及使上腿輯電路的輸出延遲的延遲元件；，AND電路根據(jù)上述第2時鐘信號，上述不一致檢測電路的輸出以及 上述延遲元件的輸出進(jìn)行AND運(yùn)算，將作為輸出的上述確認(rèn)信號向上述觸發(fā)器 M，輯電路送出。
15、 根據(jù)權(quán)禾腰求9所述的、淑K線系統(tǒng)，其特征在于 上述觸發(fā)器包括根據(jù)戰(zhàn)第1時鐘信號進(jìn)行動作的第1閉鎖電路，禾晰據(jù)與上述第l閉鎖電路串聯(lián)連接的，第1時鐘信號的反轉(zhuǎn)信號進(jìn)行動作的第2閉鎖電路；上述控制電路具有將戰(zhàn)第2時鐘信號反轉(zhuǎn)的第1反相器；第1 NOR電 路；以及將上述第1 NOR電路的輸出反轉(zhuǎn)的第2反相器；戰(zhàn)判定電路具有檢測上述觸發(fā)器的輸入及輸出的不一致的不一致檢測 電路；將擅不一致檢測電路的輸出反轉(zhuǎn)的第3反相器；以及根據(jù)上述第3反 相器的輸出和上述第2反相器的輸出進(jìn)行NOR運(yùn)算的第2 NOR電路；上述不一致檢測電足飽括根據(jù)戰(zhàn)觸發(fā)器的輸入數(shù)據(jù)的反轉(zhuǎn)信號，控制 上述第2閉鎖電路的輸入的獲取或遮斷的第1傳輸門，和根據(jù)上述觸發(fā)器的輸 入數(shù)據(jù)控制上述第2閉鎖電路的輸出的獲取或遮斷的第2傳輸門；±3^第1及第2傳輸門的輸出端子被共同連接；上述第1 NOR電路根據(jù)，第2時鐘信號的反轉(zhuǎn)值、上述不一致檢測電路 的輸出、以^±^第2NOR電路的輸出進(jìn)行NOR運(yùn)算。
16、 根據(jù)權(quán)利要求9所述的涼冰線系統(tǒng)，其特征在于 上fe^空制電路具有AND電路；上述判定電路具有檢測± 蟲發(fā)器的輸入及輸出的不一致的不一致檢測 電路；使戰(zhàn)AND電路的輸出延遲的延遲元件；以及根據(jù)測試模型信號、_M 不一致檢測電路的輸出以^SJ^延遲元件的輸出進(jìn)行NAND運(yùn)算，并輸出上述請求信號的邏輯電路；上述AND電路根據(jù)，第2時鐘信號和J^輯電路的輸出進(jìn)行AND運(yùn)算，將作為輸出的戰(zhàn)確認(rèn)信號發(fā)送到戰(zhàn)觸發(fā)器處述延遲元件。
17、 根據(jù)權(quán)禾腰求9所述的^7K線系統(tǒng)，其特征在于 上述控制電路具有AND電路；戰(zhàn)判定電路具有檢測上述觸發(fā)器的輸入及輸出的不一致的不一致檢測 電路；根據(jù)測試模型信號、±^不一致檢測電路的輸出以及戰(zhàn)AMD電路的輸 出進(jìn)行NAND運(yùn)算的邏輯電路；以及使±3^輯電路的輸出艦的延遲元件；上述AND電路根據(jù)上述第2時鐘信號、上述不一致檢測電路的輸出以及 上述延遲元件的輸出進(jìn)行AND運(yùn)算，將作為輸出的上述確認(rèn)信號發(fā)送到上述觸 發(fā)器及i^il輯電路。
全文摘要
本發(fā)明能夠通過盡可能小地增大面積來實現(xiàn)糾錯功能。本發(fā)明是一種觸發(fā)器電路，包括觸發(fā)器，根據(jù)第1時鐘信號的上升沿或下降沿中的一個邊沿，進(jìn)行動作；判定電路，比較觸發(fā)器的輸入和輸出，對不同場合輸出請求信號；以及控制電路，接收來自外部的第2時鐘信號，產(chǎn)生上述第1時鐘信號及確認(rèn)信號。當(dāng)從判定電路送來請求信號時，如果觸發(fā)器進(jìn)行動作之后，控制電路則使第1時鐘信號反轉(zhuǎn)，并且將確認(rèn)信號發(fā)送到上述判定電路，在判定電路中解除請求信號。
文檔編號H03K3/012GK101166022SQ20071019449
公開日2008年4月23日 申請日期2007年9月27日 優(yōu)先權(quán)日2006年9月27日
發(fā)明者安田心一, 安部惠子 申請人:株式會社東芝