專利名稱：電壓箝位電路、半導體芯片和電壓箝位方法
技術(shù)領(lǐng)域：
示例實施例可涉及電路和/或半導體芯片。例如，示例實施例可涉及電壓箝位電路，其可以在半導體芯片的電路內(nèi)部的節(jié)點處箝位電壓。示例實施例可以包括MOS晶體管和/或具有其的半導體芯片。
背景技術(shù)：
在現(xiàn)有技術(shù)中，當集成半導體芯片時，由于靜電，所以電流可能由配線通過襯墊引入。該電流可能導致錯誤和/或損壞半導體芯片。為了保護半導體芯片內(nèi)部的電路免受靜電放電(ESD)的影響或類似的情況，半導體芯片可以包括ESD保護電路。ESD保護電路可被布置在半導體芯片中的襯墊附近和/或可位于襯墊和半導體芯片的電路之間。因此，當通過襯墊引入由靜電產(chǎn)生的電流時，ESD保護電路可以對該電流放電，由此抑制對半導體芯片中的電路的損壞。
為了抑制在傳統(tǒng)半導體芯片中的電路上的節(jié)點處的電壓變化，可以使用箝位元件。箝位元件可以箝位節(jié)點處的電壓?？梢杂山饘傺趸锇雽w(MOS)和/或硅可控整流器(SCR)構(gòu)成的箝位元件可執(zhí)行快反向(snapback)操作。
當由于靜電而在半導體芯片中的電路上的節(jié)點處發(fā)生電壓變化時，內(nèi)部電路可能發(fā)生故障。例如，電壓變化可以損壞相對薄的柵極氧化物。
圖1是傳統(tǒng)的電平移動器(shifter)的示例。參照圖1，電平移動器可以改變輸入信號的電壓并輸出改變后的電壓。電平移動器可以由PMOS晶體管P1和P2、NMOS晶體管N1和N2和/或反相器11構(gòu)成。
PMOS晶體管P1和P2可具有鎖存器結(jié)構(gòu)，并且可彼此連接。PMOS晶體管P1的柵電極可以連接到PMOS晶體管P2的漏電極，并且PMOS晶體管P2的柵電極可以連接到PMOS晶體管P1的漏電極。PMOS晶體管P1和P2的源電極可以連接到升壓電壓Vp。
NMOS晶體管N1的柵電極可連接到輸入信號Vin，NMOS晶體管N2的柵電極可連接到反相信號Vin。NMOS晶體管N1和N2的漏電極可分別連接到PMOS晶體管P1和P2，并且NMOS晶體管N1和N2的源電極可連接到接地電壓GND。
當輸入信號Vin從低電平轉(zhuǎn)變?yōu)楦唠娖綍r，NMOS晶體管N1可導通，而NMOS晶體管N2可截止。在此例中，節(jié)點(a)處的電壓轉(zhuǎn)變?yōu)榈碗娖剑⑶铱墒┘拥絇MOS晶體管P2的柵電極，由此導通PMOS晶體管P2。另外，節(jié)點(b)處的電壓轉(zhuǎn)變?yōu)楦唠娖?，并且可施加到PMOS晶體管P1的柵電極，由此截止PMOS晶體管P1。結(jié)果，可提供在節(jié)點(b)處的升壓電壓Vp作為輸出信號Vout。
當輸入信號Vin從高電平轉(zhuǎn)變?yōu)榈碗娖綍r，NMOS晶體管N2可導通，并且NMOS晶體管N1可截止。在這個示例中，節(jié)點(b)處的電壓轉(zhuǎn)變?yōu)榈碗娖剑铱墒┘拥絇MOS晶體管P1的柵電極，由此導通PMOS晶體管P1。另外，節(jié)點(a)處的電壓轉(zhuǎn)變?yōu)楦唠娖剑铱墒┘拥絇MOS晶體管P2的柵電極，由此截止PMOS晶體管P2。結(jié)果，可提供節(jié)點(b)處的接地電壓GND作為輸出信號Vout。
可以是電平移動器的輸出電壓Vout的節(jié)點(b)處的電壓可以作為升壓電壓Vp的高電平電壓輸出或以更穩(wěn)定的方式作為接地電壓GND的低電平電壓輸出。另外，半導體芯片可以包括用于穩(wěn)定圖1中的節(jié)點(b)處的電壓的電路。
然而，額外的箝位電路可能增加半導體芯片的尺寸。并且，箝位由ESD產(chǎn)生的相對高的電壓的箝位電路可能需要大的設(shè)計規(guī)則，這可能限制半導體芯片的尺寸減小。

發(fā)明內(nèi)容
示例實施例從下列詳細說明書、附圖和相關(guān)權(quán)利要求中更加完整清楚。
示例實施例提供可箝位節(jié)點處的電壓的電壓箝位電路。電壓箝位電路可包括在半導體芯片電路中包括的MOS晶體管、和具有其的半導體芯片。
根據(jù)至少一個示例實施例，箝位電路可包括第一電路的MOS晶體管和電容性元件。MOS晶體管的第一電極可連接到第一節(jié)點，MOS晶體管的第二電極可連接到接地電壓。電容性元件可連接在第一襯墊和MOS晶體管之間，電容性元件可存儲控制電壓以響應于靜電放電而導通MOS晶體管。例如，箝位電路可將第一電路的第一節(jié)點處的電壓箝位到穩(wěn)定電平，并且第一電路可通過第一襯墊發(fā)送和/或接收信號。
在至少一個示例實施例中，響應于靜電放電(ESD)箝位第一電路的第一節(jié)點處的電壓的方法可包括響應于ESD，在連接到電路的MOS晶體管的電容中存儲電壓，以及通過利用響應于ESD而存儲的電壓來導通MOS晶體管，從而箝位第一節(jié)點處的電壓。
在示例實施例中，可以提供用于將電路第一節(jié)點處的電壓箝位到穩(wěn)定電平的箝位電路。示例箝位電路可位于半導體芯片內(nèi)，并且可包括MOS晶體管和電容性元件。MOS晶體管可被包括在通過襯墊發(fā)送/接收信號的電路中，其可具有連接到需要箝位的第一節(jié)點的第一電極以及連接到接地電壓的第二電極。電容性元件可連接在襯墊和MOS晶體管之間，并且可存儲響應于ESD的發(fā)生而導通MOS晶體管的控制電壓。
在示例實施例中，MOS晶體管可以是柵極耦合NMOS(GCNMOS)。根據(jù)此示例實施例，電容性元件可連接在襯墊和MOS晶體管的柵電極之間。
在示例實施例中，電容性元件可以是電容器。
在另一示例實施例中，電路可以是包括一對PMOS晶體管和一對NMOS晶體管的電平移動器。PMOS晶體管可形成鎖存器結(jié)構(gòu)。一對NMOS晶體管可分別連接到PMOS晶體管。另外，示例箝位電路的MOS晶體管可以是NMOS晶體管中的一個，NMOS晶體管的第一電極可連接到電平移動器的輸出節(jié)點，其第二電極可連接到接地電壓。
在示例實施例中，電平移動器的輸出節(jié)點可輸出第一節(jié)點處的電壓。
在示例實施例中，可在第二節(jié)點和接地電壓之間連接壓降電路。第二節(jié)點可連接到MOS晶體管的柵電極和/或電容性元件。
根據(jù)另一示例實施例，可提供包括一個或多個襯墊和通過襯墊發(fā)送/接收信號的第一內(nèi)部電路的半導體芯片。第一電路可包括MOS晶體管，其第一電極可連接到需要箝位的第一節(jié)點，第二電極可連接到接地電壓，并且其可輸出第一節(jié)點處的電壓作為信號。另外，電容性元件可連接在襯墊和MOS晶體管之間，并且可存儲控制電壓?？刂齐妷嚎稍贓SD發(fā)生期間導通MOS晶體管。
根據(jù)另一示例實施例，可提供響應于靜電放電(ESD)而箝位第一電路的第一節(jié)點的電壓的方法，該方法包括響應于ESD在連接到電路的MOS晶體管的電容中存儲電壓，和通過利用響應于ESD而存儲的電壓來導通MOS晶體管，從而箝位第一節(jié)點處的電壓。


通過參考附圖的詳細示例實施例的描述，本發(fā)明將變得更清楚，附圖中圖1是說明在半導體芯片中包括的傳統(tǒng)電平移動器的電路圖；圖2是說明根據(jù)示例實施例的箝位電路的電路圖；
圖3是說明根據(jù)示例實施例的電平移動器/箝位電路的電路圖，其中圖1的電路1可以是電平移動器；圖4是說明根據(jù)示例實施例的半導體芯片的框圖；以及圖5A和圖5B是說明與傳統(tǒng)器件相比，根據(jù)示例實施例的箝位電路的操作結(jié)果的圖。
具體實施例方式
在此公開了具體的例證性實施例。然而，在此公開的具體結(jié)構(gòu)和功能細節(jié)僅僅為了描述示例實施例的目的。然而，在此公開的示例可以以許多替代形式實現(xiàn)，且不應該被解釋為限于在此闡述的實施例。
因此，雖然示例實施例具有多種變體和替代形式，其實施例可通過示例方式在附圖中示出，且將在此詳細描述。然而應當理解，不意圖將示例實施例限制到所公開的具體形式，而是相反地，示例實施例將覆蓋落入在這些實施例范圍內(nèi)的所有修改、等價物和替代物。貫穿附圖的描述中，相同的附圖標記表示相同的元件。
將會理解，雖然這里可以使用術(shù)語第一、第二等來描述多個元件，但這些元件不應該被這些術(shù)語所限制。這些術(shù)語僅僅用于把一個元件與另一元件區(qū)分開。例如，在不脫離本發(fā)明的示例實施例的情況下，第一元件可以被稱作第二元件，類似地，第二元件可以被稱作第一元件。如這里所用的，術(shù)語“和/或”包括相關(guān)列出術(shù)語的任何一個和所有組合。
將理解的是，當元件被稱作“連接”或“耦連”到另一元件時，其可以直接連接或耦連到另一元件或者可以存在中間元件。相反地，當元件被稱作“直接連接”或“直接耦連”到另一元件時，不存在中間元件。應當以相同的方式解釋用來描述元件之間關(guān)系的其它詞(例如“之間”和“直接之間”，“鄰接”和“直接鄰接”等)。
這里使用的術(shù)語僅僅是用于描述具體實施例的目的，并不意圖成為示例實施例的限制。如這里所用的，單數(shù)形式“一個”和“這個”意圖包括多種形式，除非上下文清楚地表示其它。還將理解，術(shù)語“由...構(gòu)成”、“包含”、“包括”和/或“由...組成”，當在這里使用時，說明存在所述的特征、整數(shù)、步驟、操作、元件和/或部件，但是不排除存在或附加有一個或多個其它整數(shù)、步驟、操作、元件、部件和/或它們的組合。
應該注意在某些替代實施方式中，功能/動作可以不按照附圖所示的順序來發(fā)生。例如，根據(jù)所涉及的功能/動作，以連續(xù)方式示出的兩幅圖實際上可以基本同時執(zhí)行，或有時可以按相反順序執(zhí)行。
在下文中，將通過參考附圖解釋示例實施例來詳細地描述示例實施例。附圖中相同的附圖標記表示相同的元件。
圖2是說明根據(jù)示例實施例的箝位電路的電路圖。箝位電路可響應于靜電放電(ESD)或類似情況，在半導體芯片的電路10的第一節(jié)點處箝位電壓。箝位電路可以抑制在第一節(jié)點(e)處的電壓的升高和/或錯誤地輸出到外部電路。如圖2中所示，箝位電路可包括MOS晶體管N11和/或電容性元件C。在至少一個實施例中，電容性元件C可以是電容器；然而，可使用任何電容性元件。例如，在某些情況下可以使用P-N結(jié)(例如二極管)和金屬氧化物半導體結(jié)構(gòu)(例如MOS電容器)作為電容性元件，以及幾乎任何晶體管。
電路10可通過輸入/輸出襯墊PAD發(fā)送和接收信號。半導體芯片的電路10可包括NMOS晶體管N11。NMOS晶體管N11的第一電極可連接到第一節(jié)點(e)，第二電極可連接到電壓Vss。NMOS晶體管N11的第二電極也可以連接到接地節(jié)點。電容性元件C可連接在輸入/輸出襯墊PAD和NMOS晶體管N11的柵電極之間。
電路10可以把電壓信號Vout通過第一節(jié)點(e)輸出到外部電路。當ESD發(fā)生時，正電荷可以被引入到第一節(jié)點(e)以升高第一節(jié)點處的電壓。在此示例中，由于相對高電壓(例如超過操作電壓范圍的電壓)的引入，接收來自第一節(jié)點(e)的電壓信號的電路可能發(fā)生故障。另外，相對高的電壓會損壞柵極氧化層。根據(jù)示例實施例，在箝位電路中，當發(fā)生ESD時，可抑制第一節(jié)點處的電壓上升。例如，箝位電路可導通電路10的NMOS晶體管N11。因此，NMOS晶體管N11可用作下拉晶體管，減小第一節(jié)點(e)處的電壓。
NMOS晶體管N11可響應于ESD而導通，由此下拉第一節(jié)點(e)處的電壓。電容性元件C可存儲控制電壓以導通NMOS晶體管N11。電容性元件C可連接在輸入/輸出襯墊PAD和NMOS晶體管N11的柵電極之間。從輸入/輸出襯墊PAD引入的正電荷可通過節(jié)點(d)、經(jīng)由電容性元件C和壓降電路20而傳輸?shù)浇拥毓?jié)點。壓降電路20可連接在第二節(jié)點(f)和接地節(jié)點Vss之間，在第二節(jié)點(f)處連接NMOS晶體管N11的柵電極和電容性元件C。例如，壓降電路20可以包括電阻元件，以在電流流過時得到壓降。
通過輸入/輸出襯墊PAD傳輸?shù)恼姾煽山?jīng)由壓降電路20傳輸?shù)浇拥毓?jié)點Vss，并且對應于壓降電路20處的壓降的電壓可被施加到第二節(jié)點(f)。因為電容性元件C可連接在NMOS晶體管N11的柵電極及其第一電極(連接到第一節(jié)點(e)的電極)之間，電容性元件C可以存儲足夠的電壓以導通NMOS晶體管N11。在這個示例中，可認為電容性元件C的電容相對較小。
根據(jù)上述圖2，當ESD發(fā)生時，響應于正電荷的引入，可在電容性元件C中存儲用來導通NMOS晶體管N11的控制電壓。結(jié)果，當ESD發(fā)生時，NMOS晶體管N11可保持導通狀態(tài)，并且可減小存儲電容性元件C中的控制電壓。另外，施加到NMOS晶體管N11的柵電極的電壓可降低，由此抑制對柵極氧化層的損壞。
NMOS晶體管N11可響應于控制電壓而導通。當發(fā)生ESD時，由于NMOS晶體管N11可用作下拉晶體管，所以可以以穩(wěn)定方式來箝位第一節(jié)點(e)處的電壓。因為在電路中包括的NMOS晶體管可以用作NMOS晶體管N11，不需要用于箝位第一節(jié)點(e)的額外電路元件。
圖3是說明根據(jù)示例實施例的電平移動器/箝位電路的電路圖。如圖3中所示，電平移動器10是圖2的電路10的示例。電平移動器10可以包括PMOS晶體管P11和P12、NMOS晶體管N11和N12、和/或反相器111。電平移動器10的操作可類似于圖1中描述的電平移動器的操作，由此為了簡短，這里將省略其詳細說明。
如圖3中所示，節(jié)點(g)可連接到PMOS晶體管P12的柵極，第一節(jié)點(e)可連接到PMOS晶體管P11的柵極，并且PMOS晶體管P11和P12可以形成鎖存器結(jié)構(gòu)。第一節(jié)點(e)可連接到電平移動器10的輸出節(jié)點，由此第一節(jié)點(e)處的電壓可作為電壓Vout輸出。
NMOS晶體管N11的第一電極可連接到電平移動器10的輸出電壓，第二電極可以連接到接地電壓Vss。電容性元件C可連接在NMOS晶體管N11和輸入/輸出襯墊PAD之間。電容性元件C可連接在NMOS晶體管N11的柵電極和輸入/輸出襯墊PAD之間。在第二節(jié)點(f)和接地電壓Vss之間還可包括壓降電路20，在第二節(jié)點(f)處連接NMOS晶體管N11和電容性元件C。壓降電路20可以是在電流流過時降低電壓的電阻電路。
當施加輸入電壓Vin時，具有基于電平移動器的操作的電壓可以作為電壓Vout輸出。然而，由ESD產(chǎn)生的電荷可以通過其中引入了升壓電壓Vp的輸入/輸出襯墊PAD經(jīng)由節(jié)點(d)引入。在此示例中，由于引入電荷，第一節(jié)點(e)處的電壓可以升高。根據(jù)示例實施例，在箝位電路中，NMOS晶體管N11可用作下拉晶體管，由此降低在連接到NMOS晶體管N11的第一電極的第一節(jié)點(e)處電壓。
可由ESD產(chǎn)生且可通過節(jié)點(d)傳輸?shù)碾姾煽梢越?jīng)由電容性元件C和壓降電路20而傳輸?shù)浇拥仉妷篤ss。對應于壓降電路20處的壓降的電壓可被施加到第二節(jié)點(f)。電容性元件C可存儲能夠?qū)∟MOS晶體管N11的控制電壓。結(jié)果，在ESD發(fā)生期間，可在電容性元件C中存儲控制電壓，NMOS晶體管N11可導通，并且可箝位在第一節(jié)點(e)處的電壓。
電容性元件C可存儲足以導通NMOS晶體管N11的電荷，因此電容性元件C的電容可相對較小。另外，由于電平移動器10內(nèi)部的NMOS晶體管N11可用作箝位電路，因此，示例實施例可減小芯片尺寸。此外，當電壓上升時，例如當ESD發(fā)生時，NMOS晶體管N11可導通，由此執(zhí)行開關(guān)操作。否則，NMOS晶體管N11可執(zhí)行電平移動器10的一般操作。
圖4是說明根據(jù)示例實施例的半導體芯片的框圖。參考圖4，半導體芯片包括NOR(或非)門，其可接收數(shù)據(jù)信號DATA和/或?qū)懯鼓苄盘朩_EN以執(zhí)行或非操作；以及電平移動器/箝位電路100可從NOR門接收輸入信號Vin，并輸出信號Vout。例如，電平移動器/箝位電路100可以與圖3的電平移動器/箝位電路100相同。
作為半導體芯片中包括的電路的示例，在圖4中示出可寫/可擦除存儲器件，例如電可擦除可編程只讀存儲器(EEPROM)200?？赏ㄟ^第一襯墊PAD1和第二襯墊PAD2傳輸控制信號?？蓪⒖刂菩盘柗謩e通過第一開關(guān)111和第二開關(guān)112傳輸?shù)娇刂崎TCG和電平移動器/箝位電路100。例如，第一和第二開關(guān)可以是附加的MOS晶體管、傳輸門或任何合適的開關(guān)器件。
當由ESD生成的電荷通過第二襯墊PAD2引入時，可以類似于參考圖3所描述的相同方式進行箝位操作。因此，電平移動器/箝位電路100的輸出電壓Vout可以通過壓降來輸出。在電平移動器/箝位電路100中，作為箝位元件的NMOS晶體管可執(zhí)行下拉操作，由此箝位輸出信號Vout到接地電壓。
為了EEPROM 200的擦除和讀取操作，可向EEPROM 200的控制門CG施加電源電壓，還可以向EEPROM 200的擦除門EG施加0V的電壓。當執(zhí)行擦除和讀取操作時，由于可能的ESD，電平移動器/箝位電路100的輸出電壓Vout可能增加，EEPROM 200可能發(fā)生故障，例如，EEPROM 200可以以擦除或讀取模式進行數(shù)據(jù)編程。然而，當使用在如上所述的電平移動器中包括的MOS晶體管來配置箝位電路時，電平移動器/箝位電路100的輸出電壓Vout可以被以穩(wěn)定方式箝位，由此抑制EEPROM 200的故障。
圖5A和圖5B是根據(jù)示例實施例說明與傳統(tǒng)器件相比的箝位電路的工作結(jié)果的圖。
在圖5A和圖5B的圖中，可相對于時間軸示出在圖3的節(jié)點(d)、(e)、(f)處的電壓變化。
圖5A可描述當在電平移動器中不包括電容性元件C時，由于ESD，在每個節(jié)點處的電壓變化。參考圖5A，當由ESD生成的電荷通過襯墊引入時，節(jié)點(d)處的電壓可上升。另外，因為節(jié)點(f)在正常操作中可具有相對低的電壓，所以圖3的NMOS晶體管N11可保持截止狀態(tài)。另外，在這個示例中，節(jié)點(e)處的電壓可上升約20V。
圖5B可示出當電容性元件C連接到電平移動器中的MOS晶體管的柵電極時，由于ESD引起的節(jié)點處的電壓變化。參考圖5B，可引入由ESD生成的電荷，從而增加節(jié)點(d)處的電壓。響應于該電荷，可在電容性元件C中存儲控制電壓。
節(jié)點(f)處的電壓可施加到MOS晶體管的柵電極，由此MOS晶體管可導通。然后，節(jié)點(e)可通過MOS晶體管的下拉操作而被箝位，由此將節(jié)點(e)處的電壓降低到大約0V。結(jié)果，可輸出被箝位到穩(wěn)定電平后的電平移動器的輸出電壓Vout。這可防止內(nèi)部電路接收到不穩(wěn)定的電壓Vout。
在示例實施例中，通過使用在半導體芯片的內(nèi)部電路中包括的MOS晶體管，可實現(xiàn)箝位電路。因此，可不需要額外的元件，由此減小了芯片尺寸。另外，可以以更穩(wěn)定的方式進行箝位操作。
在已經(jīng)討論了一些實施例的情況下，很顯然這些實施例可以以多種方式變化。這些變化不被認為是脫離了示例實施例的精神和范圍，并且意圖將所有修改包括在示例實施例的范圍內(nèi)。
優(yōu)先權(quán)聲明本申請在35U.S.C.§119下面要求2006年1月6日申請的韓國專利申請10-2006-0001668的優(yōu)先權(quán)，其全部內(nèi)容以引用的形式并入本文。
權(quán)利要求
1.一種箝位在第一電路的第一節(jié)點處的電壓的箝位電路，該第一電路通過第一襯墊發(fā)送和/或接收信號，該箝位電路包括第一電路的MOS晶體管，該MOS晶體管的第一電極連接到第一節(jié)點，并且該MOS晶體管的第二電極連接到接地電壓；以及在第一襯墊和MOS晶體管之間連接的電容性元件，該電容性元件存儲用來響應于靜電放電(ESD)而導通MOS晶體管的控制電壓。
2.如權(quán)利要求1所述的箝位電路，其中所述MOS晶體管是柵極耦合NMOS(GCNMOS)晶體管；以及所述電容性元件被連接在第一襯墊和GCNMOS晶體管的柵電極之間。
3.如權(quán)利要求1所述的箝位電路，其中所述電容性元件是電容器。
4.如權(quán)利要求1所述的箝位電路，其中所述第一電路是電平移動器，其包括形成鎖存器結(jié)構(gòu)的一對PMOS晶體管和連接到PMOS晶體管的一對NMOS晶體管；所述MOS晶體管是所述一對NMOS晶體管中的一個；以及所述第一節(jié)點是電平移動器的輸出節(jié)點。
5.如權(quán)利要求4所述的箝位電路，其中所述電平移動器的輸出節(jié)點輸出第一節(jié)點處的電壓。
6.如權(quán)利要求1所述的箝位電路，其中在第二節(jié)點和接地電壓之間連接壓降電路；以及所述第二節(jié)點是MOS晶體管和電容性元件被連接的位置。
7.一種半導體芯片包括權(quán)利要求1的箝位電路；以及第二襯墊，其中，第一電路將第一節(jié)點處的電壓作為電壓信號而輸出到第二電路。
8.如權(quán)利要求7所述的半導體芯片，其中所述MOS晶體管是柵極耦合NMOS(GCNMOS)晶體管；以及所述電容性元件被連接在第一襯墊和GCNMOS晶體管的柵電極之間。
9.如權(quán)利要求7所述的半導體芯片，其中所述第一電路是電平移動器，其包括形成鎖存器結(jié)構(gòu)的一對PMOS晶體管和連接到PMOS晶體管的一對NMOS晶體管；所述MOS晶體管是所述一對NMOS晶體管中的一個；以及所述第一節(jié)點是電平移動器的輸出節(jié)點。
10.如權(quán)利要求9所述的半導體芯片，其中所述電平移動器輸出第一節(jié)點處的電壓。
11.如權(quán)利要求7所述的半導體芯片，其中在第二節(jié)點和接地電壓之間連接壓降電路；以及所述第二節(jié)點是MOS晶體管和電容性元件被連接的位置。
12.如權(quán)利要求7所述的半導體芯片，還包括連接在第二襯墊和第二電路之間的第一開關(guān)；連接在第一襯墊和箝位電路之間的第二開關(guān)；以及連接到箝位電路的輸入的邏輯門。
13.如權(quán)利要求12所述的半導體芯片，其中所述第一開關(guān)將控制信號傳送到第二電路的輸入。
14.如權(quán)利要求12所述的半導體芯片，其中所述第二開關(guān)將控制信號傳送到箝位電路。
15.如權(quán)利要求12所述的半導體芯片，其中所述第二電路是電可擦除可編程只讀存儲器(EEPROM)。
16.如權(quán)利要求15所述的半導體芯片，其中所述邏輯門接收用于EEPOM的數(shù)據(jù)信號和寫使能信號。
17.如權(quán)利要求12所述的半導體芯片，其中所述邏輯門是或非門。
18.一種響應于靜電放電(ESD)而箝位第一電路的第一節(jié)點的電壓的方法，該方法包括響應于ESD，在連接到電路的MOS晶體管的電容中存儲電壓；以及通過利用響應于ESD而存儲的電壓來導通MOS晶體管，箝位第一節(jié)點的電壓。
19.如權(quán)利要求18所述的方法，還包括通過電容和壓降電路中的至少一個，將來自ESD的過量電荷傳輸?shù)降亍?br> 20.如權(quán)利要求19所述的方法，還包括截止MOS晶體管。
全文摘要
提供一種箝位電路，其可以通過使用已包括在電路中的晶體管而將電路節(jié)點處的電壓箝位到穩(wěn)定電平。當發(fā)生靜電放電(ESD)時，箝位電路可以將半導體芯片內(nèi)部的電路的第一節(jié)點處的電壓箝位到更穩(wěn)定的電平。箝位電路可包括晶體管和電容性元件以存儲用來響應于ESD而導通晶體管的控制電壓。
文檔編號H03K5/08GK101093984SQ20071012824
公開日2007年12月26日 申請日期2007年1月8日 優(yōu)先權(quán)日2006年1月6日
發(fā)明者任敬植, 金漢求, 高在赫, 孫日憲, 金錫震 申請人:三星電子株式會社