專利名稱：：數(shù)字控制變?nèi)萜?、?shù)字控制振蕩器和全數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種高分辨率變?nèi)萜?、單邊緣觸發(fā)數(shù)字控制振蕩器和使用其的全數(shù)字鎖相環(huán)。
背景技術(shù)：
：在高速集成電路(integratedcircuit,IC)處理器或通信系統(tǒng)中，鎖相環(huán)(phaselockedloops,PLL)常用于獲得具有精確頻率和相位的時鐘信號。舉例來說，在射頻(radiofrequency,RF)發(fā)射器中，PLL可用以基于參考頻率來合成一載波頻率；在RF接收器中，PLL可用于從所接收的信號中復(fù)原出該載波頻率。以另一例來說，在包含多個IC芯片的系統(tǒng)中，PLL可用于該些芯片中，以便使該些芯片彼此同步，或提供具有精確時序關(guān)系但頻率比外部信號更高的內(nèi)部時鐘信號?，F(xiàn)有PLL的例子包括線性PLL、數(shù)字PLL和全數(shù)字PLL。這三種類型在圖1至3中分別說明，底下簡要描述。圖1顯示線性PLL的結(jié)構(gòu)，線性PLL還稱為模擬PLL或APLL。線性PLL包含相位檢測器102、回路濾波器104和壓控振蕩器(voltagecontrolledoscillator,VC0)106。相位檢測器102將VCO106的輸出信號與參考信號混合以產(chǎn)生混合信號；所述混合信號含有和頻分量，代表輸出信號頻率與參考信號頻率的總和；差頻分量，代表輸出信號頻率與參考信號頻率之間的差；和相位差分量，代表輸出信號相位與參考信號相位之間的差的分量。回路濾波器104從混合信號濾出和頻分量，并將差頻分量和相位差分量輸出到VCO106。VC0106的輸出信號的振蕩頻率由頻率差和相位差所確定。線性PLL為負(fù)反饋回路，使得當(dāng)輸出信號的頻率低于參考信號的頻率時，回路濾波器104的輸出信號會控制VC0106以升高輸出信號的頻率。相反，在輸出信號的頻率高于參考信號的頻率時，回路濾波器104的輸出信號會控制VCO106以降低輸出信號的頻率。因此，在線性PLL穩(wěn)定后，VCO106的輸出信號應(yīng)具有與參考信號相同的頻率和相位；換句話說，VCO106的輸出信號被鎖到參考信號。圖2顯示數(shù)字PLL的結(jié)構(gòu)，數(shù)字PLL常縮寫為DPLL。DPLL包含相位與頻率檢測器(phaseandfrequencydetector,PFD)202、電荷泵204、回路濾波器206、用于產(chǎn)生振蕩信號的VCO208,和用于產(chǎn)生分頻后信號的分頻器210,分頻后信號的頻率為振蕩信號頻率的1/N，其中，N為整lt。PFD202將分頻后信號與參考信號進(jìn)行比較，并將控制信號提供到電荷泵204,從而指示振蕩信號的頻率是應(yīng)增加還是應(yīng)減小。電荷泵204包含電荷存儲元件，且其輸出電壓與存儲在電荷存儲元件中的電荷量成比例?；芈窞V波器206濾出電荷泵204的輸出的高頻分量。VCO208所產(chǎn)生的振蕩信號的頻率由經(jīng)回路濾波器206濾波后電荷泵204的輸出電壓確定。分頻器210接收振蕩信號并產(chǎn)生分頻后信號。DPLL使得振蕩信號的頻率為參考信號頻率的N倍。因此，在振蕩信號的頻率高于參考信號頻率的N倍時，電荷泵204的操作可降低VCO208所產(chǎn)生的振蕩信號的頻率。相反，在振蕩信號的頻率低于參考信號頻率的N倍時，電荷泵204的搡作可升高VCO208所產(chǎn)生的振蕩信號的頻率。因此，在DPLL處于鎖定狀態(tài)時，VCO208所產(chǎn)生的振蕩信號的頻率應(yīng)為參考信號頻率的N倍。分頻器210的輸出頻率為振蕩信號頻率的M/N,其中M、N為整數(shù)。因此，在產(chǎn)生具有任意頻率的振蕩信號上，DPLL有很大彈性。圖1和2中的APLL和DPLL均使用VCO。VCO是模擬電路，其占據(jù)較大的芯片面積且其抗噪聲能力較弱。相反，全數(shù)字PLL(或ADPLL)利用數(shù)字控制振蕩器(digitallycontrolledoscillator,DCO)代替VCO。圖3顯示ADPLL的結(jié)構(gòu)。ADPLL包含PFD302、控制單元304、DCO306和分頻器308。PFD302將分頻器308的輸出信號與參考信號進(jìn)行比較，并將信號提供到控制單元304，以指示增加或減小輸出信號的頻率?？刂茊卧?04基于PFD302的輸出產(chǎn)生控制信號，用于控制DCO306以調(diào)整DCO306所產(chǎn)生的振蕩信號的頻率。分頻器308接收振蕩信號，并產(chǎn)生頻率等于振蕩信號頻率的1/N的信號。當(dāng)ADPLL處于鎖定狀態(tài)時，DCO306產(chǎn)生的振蕩信號的頻率應(yīng)為參考信號頻率的N倍。ADPLL僅包含數(shù)字元件且僅處理數(shù)字信號。因此，ADPLL具有比APLL或DPLL更好的抗噪聲能力。而且，在APLL和DPLL中，僅僅基于振蕩信號對相位檢測器或相位與頻率檢測器的回饋來調(diào)整振蕩信號的頻率。相反，ADPLL使用控制單元304來控制DCO306以便調(diào)整振蕩信號的頻率。一旦PFD302確定頻率差和相位差，控制單元304計算振蕩信號所需的頻率調(diào)整量。因此，ADPLL可比APLL或DPLL更快地達(dá)到鎖定狀態(tài)。DCO—般包含許多反相器，其會形成回路。圖4A顯示現(xiàn)有DC0400的架構(gòu)，其包含八個反相器402，即402-1、402-2、……,與與非門(NANDgate)404。八個反相器402和與非門404形成回路，使得反相器4D2之一的輸出或與非門404的輸出為回路中的下一個反相器402或與非門404的輸入，如圖4A所示。與非門404接收用于使能DCO400的使能信號。當(dāng)使能信號為"1"時，與非門404也成為反相器，且DCO400的回路成為含有九個反相器的正反饋回路。因此，DCO400開始振蕩。圖4A顯示將反相器402-4的輸出作為DCO400的輸出。當(dāng)然，可在回路的任何處獲得輸出信號。圖4A的DC0400一般稱為雙邊緣觸發(fā)DCO,因為在回路的任何處的信號的下降緣或上升緣均會觸發(fā)輸出信號的改變。因為輸出振蕩信號的周期是回路的總電路延遲，所以改變回路的總電路延遲，可調(diào)整振蕩信號的周期和頻率。圖4A顯示將控制信號提供到每一個反相器402以控制其電路延遲，且圖4B顯示具有可由外部控制信號控制的電路延遲的反相器402的一個例子。J.Dunning等人所提出的AnAll-DigitalPhase-LockedLoopwith50_CycleLockTimeSuitableforHigh—PerformanceMicroprocessors(IEEEJournalofSolid-StateCircuits,巻30,第4號，第412-22頁，1995年4月)揭示圖4B的架構(gòu)。如圖4B所示，反相器402包含標(biāo)準(zhǔn)CMOS反相器406,標(biāo)準(zhǔn)CMOS反相器406包含PMOS晶體管408和NMOS晶體管410。并連的多個PMOS晶體管412作為PM0S晶體管408側(cè)的負(fù)載；并連的多個NMOS晶體管414作為麗0S晶體管410側(cè)的負(fù)載。控制信號分別輸入到PMOS晶體管412和麗OS晶體管414的柵極，以選擇一或多PMOS晶體管412和相對應(yīng)的一或多NMOS晶體管414。PMOS晶體管412和NMOS晶體管414是成對的，且每一對有不同的尺寸。舉例來說，PMOS晶體管412與NMOS晶體管414的晶體管對的柵極寬度(gatewidth)可以2的倍數(shù)增加，從最小尺寸增加到最小尺寸的256倍，如圖4B中的數(shù)字256、128.......所示。因此，各PMOS晶體管412在導(dǎo)通和關(guān)閉狀態(tài)中的電容不同于其它PMOS晶體管的電容，且各畫OS晶體管414在導(dǎo)通和關(guān)閉狀態(tài)中的電容不同于其它麗OS晶體管的電容。因此，提供不同的控制信號以選擇一個或多個不同的的PMOS晶體管412與蘭OS晶體管414，導(dǎo)致反相器402的不同電路延遲，且因此導(dǎo)致DCO400的不同振蕩頻率。用于選擇PMOS晶體管412和麗OS晶體管414的控制信號一般經(jīng)過二進(jìn)制加權(quán)，可總稱為控制字符。舉例來說，假設(shè)N-8，有8對PMOS晶體管412與麗OS晶體管414，其可產(chǎn)生28個不同的振蕩頻率?？刂谱址?0000000關(guān)閉所有的PMOS晶體管412和NMOS晶體管414,從而產(chǎn)生最大延遲，因此產(chǎn)生最低的可能振蕩頻率；控制字符11111111導(dǎo)通所有的PMOS晶體管412和麗OS晶體管414,從而產(chǎn)生最小延遲，因此產(chǎn)生最高的可能振蕩頻率；且任何介于其中的控制字符將選擇PMOS晶體管412與NMOS晶體管414的組合，其產(chǎn)生相應(yīng)的中間振蕩頻率。將二進(jìn)制代碼增加1將導(dǎo)致振蕩頻率的最小增加，這定義為DCO的分辨率。明顯地，DCO的分辨率由反相器的負(fù)載的最小可能電容調(diào)整所確定，例如，PMOS晶體管412和NMOS晶體管414在導(dǎo)通與關(guān)閉狀態(tài)之間的電容改變的最小值。因為晶體管在導(dǎo)通和關(guān)閉時具有不同的電容，所以圖4A和4B中的DCO400通過選擇性導(dǎo)通和關(guān)閉晶體管，以調(diào)整反相器402的電容性負(fù)載，來實現(xiàn)不同的延遲。依此，PMOS晶體管412和NMOS晶體管414可稱為可變電容器(變?nèi)萜?，或稱為數(shù)字控制變?nèi)萜?digitallycontrolledvaractor,DCV),因為其受數(shù)字信號控制。除了在導(dǎo)通和關(guān)閉狀態(tài)有不同電容的晶體管(如圖4B所示)之外，可用其它架構(gòu)的晶體管當(dāng)成變?nèi)萜?，以用于DCO。舉例來說，圖5A顯示將現(xiàn)有DCV作為負(fù)載的反相器。在圖5A中，DCV包括用以接收反相器輸出和控制信號D的或非門(NORgate)。或非門包括四個晶體管兩個NMOS晶體管Ml和M2以及兩個PMOS晶體管M3和M4。PMOS晶體管M3的源極和PMOS晶體管M4的漏極連接在一起，但未連接到任何偏壓。視控制信號D而定，或非門呈現(xiàn)不同的電容。舉例來說，當(dāng)D為1時，NMOS晶體管M2導(dǎo)通，PMOS晶體管M3的漏極接地，且PM0S晶體管M3的源極為浮接；當(dāng)D為0時，PMOS晶體管M4導(dǎo)通，PMOS晶體管M3的源極偏壓于正電源電壓，且PMOS晶體管M3的漏極為接地(當(dāng)反相器輸出為1時)或處于正電源的電位(當(dāng)反相器輸出為0時)。由于PM0S晶體管M3的源極和漏極上的偏壓不同，因此或非門呈現(xiàn)不同的電容。因此，圖5A中所示的電路延遲隨著控制信號D變化。圖5B顯示在控制信號D的兩種可能性下，PMOS晶體管M3的柵極電容隨著PMOS晶體管M3的柵極電壓而改變的曲線圖。橫坐標(biāo)顯示輸出電壓Vout，且縱坐標(biāo)顯示PMOS晶體管M3的電容和PMOS晶體管Ml與M3的組合電容。粗線顯示當(dāng)控制信號D為1時的電容，且非粗線顯示當(dāng)控制信號D為0時的電容。如圖5B所示，在控制信號D改變時，M3的電容和Ml與M3的組合電容均會改變。使用圖5A反相器的DC0的頻率由反相器的延遲所定，反相器的延遲又由在反相器輸出范圍中的DCV的平均電容確定，反相器輸出信號為PMOS晶體管M3的柵極電壓。因此，DCO的分辨率由控制信號D在1與0之間改變時的DCV的平均電容的改變所定，DCV的平均電容的改變小于僅在導(dǎo)通和關(guān)閉狀態(tài)中操作的晶體管(例如圖4B中所示的PMOS晶體管412和NMOS晶體管414)的柵極電容的改變。因此，包含圖5A反相器的DC0的分辨率高于圖4A和4B所示的DCO400。圖6A顯示另一現(xiàn)有DCV600,其包含NMOS晶體管602和PMOS晶體管604。畫OS晶體管602的源極和漏極連接在一起且接收控制信號D。PMOS晶體管604的源極和漏極連接在一起且接收控制信號D的反相信號DB。NMOS晶體管602的基極接地且PMOS晶體管604的基極耦合到正電源。NMOS晶體管602和PMOS晶體管604的柵極電容由控制信號D及其反相信號DB所控制。圖6B顯示在不同的控制信號D和DB下，DCV600的電容隨著麗OS晶體管602和PMOS晶體管604的柵極電壓而改變的曲線圖。橫坐標(biāo)顯示NMOS晶體管602和PMOS晶體管604的柵極電壓，且縱坐標(biāo)("Params")顯示DCV600的電容。用羅馬數(shù)字I標(biāo)記的粗體線是當(dāng)控制信號D為1時DCV600電容的曲線；用羅馬數(shù)字II標(biāo)記的非粗體線是當(dāng)控制信號D為0時DCV600電容的曲線。如圖6B所示，在控制信號D改變時，DCV600的電容會有變化。表I列出在不同控制信號D和DB下，DCV600電容的平均值、范圍和線性度，其中電容線性度的計算為電容范圍的一半與電容平均值的比率，所述比率用百分?jǐn)?shù)表示。表I<table>tableseeoriginaldocumentpage13</column></row><table>
發(fā)明內(nèi)容根據(jù)本發(fā)明的實施例，提供一種DCO，其包含脈沖產(chǎn)生器，其用于在觸發(fā)信號的邊緣處產(chǎn)生脈沖信號；以及至少一個延遲電路，延遲所述脈沖產(chǎn)生器產(chǎn)生的脈沖信號。所述脈沖產(chǎn)生器接收來自所述至少一個延遲電路的延遲脈沖信號與使能信號之一作為觸發(fā)信號。根據(jù)本發(fā)明的實施例，還提供一種DCO,其包括脈沖產(chǎn)生器，根據(jù)觸發(fā)信號產(chǎn)生脈沖信號；第一延遲電路，使所述脈沖信號延遲第一延遲量以產(chǎn)生第一延遲信號；第二延遲電路，使所述脈沖信號延遲第二延遲量以產(chǎn)生第二延遲信號；以及邊緣組合電路，其用于自所述第一延遲信號和所述第二延遲信號產(chǎn)生振蕩信號。根據(jù)本發(fā)明的實施例，還提供一種ADPLL，其包括數(shù)字控制振蕩器(digitallycontrolledoscillator,DCO),其用于產(chǎn)生振蕩信號；分頻器，接收所述振蕩信號以及產(chǎn)生分頻后信號，其中，所述振蕩信號的頻率與所述分頻后信號的頻率的比率是預(yù)定值；控制單元，接收具有參考頻率的參考信號和所述分頻后信號；粗調(diào)諧部分；以及細(xì)調(diào)諧部分。所述DC0包含至少一個延遲電路，所述延遲電路包含至少一個數(shù)字控制變?nèi)萜?digitallycontrolledvaractor，DCV),其中，所述DCV包含具有柵極、源極、漏極和基極的晶體管，其中，所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一，其中，所述兩個或多個電壓中的至少一者不是電源電壓或接地。所述粗調(diào)諧部分包含計數(shù)器，其耦合到所述控制單元以用于在所述參考信號的一個周期內(nèi)對所述振蕩信號的周期進(jìn)行計數(shù)；比較器，用于將所述參考信號的一個周期內(nèi)的所述振蕩信號的周期的計數(shù)數(shù)量與所述預(yù)定值進(jìn)行比較；第一連續(xù)逼近寄存器(SAR),其用于基于所述計數(shù)數(shù)量與所述預(yù)定值的比較結(jié)果來產(chǎn)生第一控制信號；以及第一升/降計數(shù)器，接收所述第一控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的頻率的第一控制字符。所述細(xì)調(diào)諧部分包含相位與頻率檢測器，其耦合到所述控制單元以用于將所述分頻后信號的相位與所述參考信號的相位進(jìn)行比較；第二SAR，用于基于所述分頻后信號的相位與所述參考信號的相位的比較結(jié)果來產(chǎn)生第二控制信號；以及第二升/降計數(shù)器，接收所述第二控制信號以便產(chǎn)生用于調(diào)整所述振蕩信號的頻率的第二控制字符。根據(jù)本發(fā)明的實施例，更提供一種全數(shù)字鎖相環(huán)(all-digitalphase-lockedloop,ADPLL)，其包含凄t字控制振蕩器(digitallycontrolledoscillator,DCO),其用于產(chǎn)生振蕩信號；分頻器，接收所述振蕩信號且產(chǎn)生分頻后信號，其中，所述振蕩信號的頻率與所述分頻后信號的頻率的比率是預(yù)定值；控制單元，接收具有參考頻率的參考信號和所述分頻后信號；粗調(diào)諧部分；以及細(xì)調(diào)諧部分。所述DCO包含脈沖產(chǎn)生器，根據(jù)觸發(fā)信號產(chǎn)生脈沖信號；第一延遲電路，使所述脈沖信號延遲第一延遲量以產(chǎn)生第一延遲信號；第二延遲電路，使所述脈沖信號延遲第二延遲量以產(chǎn)生第二延遲信號；以及邊緣組合電路，其用于自所述第一延遲信號和所述第二延遲信號產(chǎn)生振蕩信號。所述粗調(diào)諧部分包含計數(shù)器，其耦合到所述控制單元以用于在所述參考信號的一個周期內(nèi)對所述振蕩信號的周期進(jìn)行計數(shù)；比較器，其用于將所述參考信號的一個周期內(nèi)的所述振蕩信號的周期的計數(shù)數(shù)量與所述予貞定值進(jìn)行比較；第一連續(xù)逼近寄存器(successiveapproximationregister,SAR)，其用于基于所述計數(shù)數(shù)量與所述預(yù)定值的比較結(jié)果來產(chǎn)生第一控制信號；以及第一升/降計數(shù)器，接收所述第一控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的頻率的第一控制字符。所述細(xì)調(diào)諧部分包含相位與頻率檢測器，其耦合到所述控制單元以用于將所述分頻后信號的相位與所述參考信號的相位進(jìn)行比較；第二SAR,其用以基于所述分頻后信號的相位與所述參考信號的相位的比較結(jié)果來產(chǎn)生第二控制信號；以及第二升/降計數(shù)器，接收所述第二控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的頻率的第二控制字符。根據(jù)本發(fā)明的實施例，提供一種DCV，其包含具有柵極、源極、漏極和基極的晶體管，其中，所述柵極、源極、漏極和基極的至少一者接收兩個或多個電壓之一，其中，所述兩個或多個電壓的至少一者不是電源電壓或接地電壓。根據(jù)本發(fā)明的實施例，還提供一種DCO,其包含至少一個延遲電路，所述延遲電^^包含至少一個DCV。所述DCV包含具有柵極、源極、漏極和基極的晶體管，其中，所述柵極、源極、漏極和基極的至少一者接收兩個或多個電壓之一，其中，所述兩個或多個電壓的至少一者不是電源電壓或接地電壓。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖，作詳細(xì)說明如下。圖l顯示現(xiàn)有的線性鎖相環(huán)(PLL)。圖2顯示現(xiàn)有的數(shù)字式PLL(DPLL)。圖3顯示現(xiàn)有的全數(shù)字式PLL(ADPLL)。圖4A顯示包含數(shù)個反相器的現(xiàn)有的數(shù)字控制振蕩器(DCO)。圖4B顯示圖4A的反相器結(jié)構(gòu)。圖5A顯示將現(xiàn)有數(shù)字控制變?nèi)萜?DCV)作為負(fù)載的反相器。圖5B顯示圖5A中現(xiàn)有DCV的電容特性的曲線圖。圖6A顯示另一種現(xiàn)有DCV。圖6B顯示圖6A的現(xiàn)有DCV的電容特性的曲線圖。圖7A顯示根據(jù)本發(fā)明第一實施例的DCV。圖7B顯示圖7A中DCV的電容特性的曲線圖。圖8A顯示根據(jù)本發(fā)明第二實施例的DCV。圖8B顯示圖8A中DCV的電容特性的曲線圖。圖9A顯示根據(jù)本發(fā)明第三實施例的DCV。圖9B顯示圖9A中DCV的電容特性的曲線圖。圖IO顯示才艮據(jù)本發(fā)明實施例的DC0。圖1U-11E顯示才艮據(jù)本發(fā)明實施例的另一種DC0。圖12顯示4艮據(jù)本發(fā)明實施例的ADPLL。附圖符號說明102:相位檢測器104:回路濾波器106、208:壓控振蕩器(VC0)202、302、1216:相位與頻率^r測器204:電荷泵206:回^^慮、波器210:分頻器304:控制單元306、400、1000、1100、1204:數(shù)字控制振蕩器(DCO)308:分頻器402、402-1-402—8、1126、1140、1142、1146、1150:反相器404:與非門406:標(biāo)準(zhǔn)CMOS反相器408、412、M3、M4、604、700、800、900:PMOS晶體管410、414、Ml、M2、602:腿0S晶體管600、1134、1138:數(shù)字控制變?nèi)萜?DCV)1002、1102:脈沖產(chǎn)生器1004:延遲電路1104:全延遲線電路1106:半延遲線電路1108:邊緣組合電路1110、1128、1148:數(shù)字多路復(fù)用器1122、1122。細(xì)調(diào)諧電路1124、1124':粗調(diào)諧電路1132:第一延遲電路1136、1136-1、1136-2:第二延遲電路1144:傳輸門1128'虛擬多路復(fù)用器1200:全數(shù)字鎖相環(huán)1202:控制單元1206:計數(shù)器1208:比較器1210、1218:連續(xù)逼近寄存器(SAR)1212、1220:升/降計數(shù)器1214:分頻器具體實施例方式根據(jù)本發(fā)明的實施例，全數(shù)字鎖相環(huán)(ADPLL)使用能提供細(xì)分辨率的數(shù)字控制變?nèi)萜?。本發(fā)明實施例的ADPLL更使用數(shù)字控制振蕩器(DCO),其包含能提供可調(diào)式工作周期的多個延遲電路。下文描述本發(fā)明實施例的DCV、DC0和ADPLL。1.數(shù)字控制變?nèi)萜?DCV)圖7A顯示根據(jù)本發(fā)明第一實施例的PMOS晶體管700,其當(dāng)成變?nèi)萜鳌MOS晶體管700具有柵極、源極、漏極和基極。PMOS晶體管700的基極連接到正電源VDD。PMOS晶體管700的源極和漏極均接收四個偏壓(即VDD、VDD-Vtn、Vtp和GND)之一，其中Vtp是PMOS晶體管700的臨界電壓人是尺寸類似于PMOS晶體管700的麵OS晶體管的臨界電壓，以及GND是接地電壓。通過在PMOS晶體管700的源極和漏極上施加不同的偏壓，PMOS晶體管700可具有不同的柵極電容。圖7B顯示在不同的源極和漏極偏壓條件下，PM0S晶體管700的柵極電容隨著PMOS晶體管700的柵極電壓而改變的曲線圖。橫坐標(biāo)顯示柵極電壓而縱坐標(biāo)顯示柵極電容。羅馬數(shù)字I到X表示不同的源極和漏極偏壓條件，如表II。表II更列出在PMOS晶體管700的不同的源極和漏極偏壓下，PMOS晶體管700的柵極電容的模擬結(jié)果。如表II和圖7B所示，改變PMOS晶體管700的源極和漏極偏壓，可獲得七條不同的柵極電容曲線。因此，圖7A所示的PMOS晶體管700可使用于反相器中以提供七種不同的延遲；且可用于DCO中以產(chǎn)生至少七種不同的振蕩頻率。表II<table>tableseeoriginaldocumentpage18</column></row><table><table>tableseeoriginaldocumentpage19</column></row><table>圖9A顯示根據(jù)本發(fā)明第三實施例的PMOS晶體管900,其可當(dāng)成變?nèi)萜?。PMOS晶體管900具有片冊極、源極、漏極和基極。PMOS晶體管900的源極和漏極彼此連接。PMOS晶體管900的柵極接收三個偏壓(即VDD、IVJ和GND)之一。PMOS晶體管900的基極偏壓于VDD。改變柵極偏壓，PMOS晶體管900可具有不同的源極/漏極(S/D)電容。圖9B顯示在不同的柵極偏壓下，PMOS晶體管900的S/D電容隨著PMOS晶體管900的源極和漏極電壓V。而改變的曲線圖。橫坐標(biāo)顯示S/D電壓且縱坐標(biāo)顯示S/D電容。羅馬數(shù)字I、II和III表示不同的柵極電壓，如下表IV。表IV更列出在PM0S晶體管900的不同源極和漏極偏壓下，PM0S晶體管900的柵極電容的模擬結(jié)果。圖9B的實線、虛線和點線對應(yīng)于柵極偏壓I、II和III。如表IV和圖9B所示，提供三種可能的PMOS晶體管900柵極偏壓，可獲得三種不同的S/D電容曲線。因此，圖9A的PM0S晶體管900可用在反相器中以提供三種不同的電路延遲，且更可用在DCO中以產(chǎn)生至少三種不同的振蕩頻率。表IV參考柵極偏壓電容(fF)線性度平均值范圍IGND1.950,95-2.25±33%II1.620.95-2.25±40%IIIvDD1.470.95-1.22±9%圖7A、8A和9A僅顯示PMOS晶體管。然而，也可用與這些圖所示的相同方式將NMOS晶體管配置成變?nèi)萜?。同樣，圖7A、8A和9A將這些偏壓顯示成V。D、VDD-Vtn、Vtp和GND，因為這些電壓容易在電路中產(chǎn)生。應(yīng)了解，這些電壓只是示范性的，且還可采用其它電壓以提供可變電容。與圖6A的現(xiàn)有DCV相比，根據(jù)本發(fā)明實施例的DCV的電容可隨更細(xì)分辨率而變化。舉例來說，在控制信號D從0改變?yōu)?時，圖6A的DCV具有約0.74fF的平均電容差。相反地，圖7A的DCV的平均電容從約0.50fF改變到約0.95fF,改變范圍約為0.45fF;圖8A所示的DCV的平均電容從約1.34fF改變到約1.41fF，改變范圍僅為約0.07fF;圖9A所示的DCV的平均電容從約1.47fF改變到約1.95fF，改變范圍僅為約0.48fF。因此，根據(jù)本發(fā)明的DCV能提供較小的電容改變范圍，且可用在DCO中以提供更細(xì)的分辨率。舉例來說，根據(jù)本發(fā)明實施例的DCV可在環(huán)形振蕩器(例如圖4A所示的DCO400)中當(dāng)作反相器的負(fù)載，以允許DCO400的更細(xì)頻率調(diào)整。2.數(shù)字控制振蕩器(DCO)本發(fā)明的實施例更提供單邊緣觸發(fā)DCO(SET-DCO),如圖IO和11A-11E所說明。圖10顯示包含脈沖產(chǎn)生器1002和延遲電路IO(M的DCO1000。脈沖產(chǎn)生器1002接收使能信號和延遲電路1004的輸出，并在此兩個輸入之一的上升邊緣處產(chǎn)生脈沖信號。延遲電路1004接收脈沖產(chǎn)生器1002產(chǎn)生的脈沖信號，并使脈沖信號延遲某一時間量。延遲電路1004可包括具有DCV的反相器，所述DCV可為例如圖5A或6A所示的現(xiàn)有DCV,或才艮據(jù)本發(fā)明實施例的DCV。藉由提供使能信號并選擇使能信號作為脈沖產(chǎn)生器1002的輸入以產(chǎn)生第一脈沖信號，來初始化DCO1000。隨后，因為由延遲電路1004延遲的脈沖信號回饋至脈沖產(chǎn)生器1002并被選擇用于產(chǎn)生下一脈沖信號的觸發(fā)，依此類推，DCO1000開始振蕩。如果脈沖產(chǎn)生器1002的時間延遲為Tp且延遲電路1004的時間延遲為Td,那么DCO1000的輸出振蕩信號的頻率為1/(Tp+Td)，且輸出振蕩信號的工作周期由其頻率和脈沖產(chǎn)生器1002產(chǎn)生的每一脈沖信號的持續(xù)時間來確定。本發(fā)明的實施例更提供使用兩個延遲電路以提供可調(diào)整工作周期的SET-線例如圖11A所示的SET-DCO1100。參看圖IIA，SET-DCO1100包含脈沖產(chǎn)生器1102、全延遲線(full-delayline,FDL)電路1104、半延遲線(half-delayline,HDL)電路1106、邊緣組合電路(edge-combinationcircuit,ECC)1108，和多路復(fù)用器lllO。脈沖產(chǎn)生器1102接收使能信號和FDL電路1104的輸出。脈沖產(chǎn)生器1102在兩個輸入之一的上升邊緣處產(chǎn)生脈沖信號。FDL電路1104接收脈沖產(chǎn)生器1102所產(chǎn)生的脈沖信號，并使脈沖信號延遲第一延遲量。FDL1104所延遲的脈沖信號回饋至脈沖產(chǎn)生器1102。因此，在使能信號的上升邊緣處產(chǎn)生第一脈沖信號之后，被FDL1104所延遲的脈沖信號會觸發(fā)脈沖產(chǎn)生器1102以產(chǎn)生后續(xù)的脈沖信號，且由脈沖產(chǎn)生器1102和FDL電路1104所形成的回路會開始振蕩。第一控制字符Ctrl輸入到FDL電路1104以控制第一延遲量，藉此調(diào)整SET-DCO1100的振蕩頻率。HDL電路1106接收脈沖產(chǎn)生器1102所產(chǎn)生的脈沖信號，并使脈沖信號延遲第二延遲量。第二延遲量由第一控制字符Ctrll或第二控制字符Ctrl2來控制，其由受控于選擇信號SEL的MUX1110所選擇。ECC1108接收FDL1104所延遲的脈沖信號和HDL1106所延遲的脈沖信號，且其輸出信號在任一輸入的邊緣(即土升邊緣或下降邊緣)處改變狀態(tài)。因此，藉由調(diào)整FDL電路1104和HDL電路1106的延遲，可調(diào)整ECC1108的輸出信號的工作周期。當(dāng)選擇第一控制字符Ctrll時，工作周期僅碎見FDL電路1104和HDL1106的電路架構(gòu)而定，無關(guān)千第一控制字符Ctrll。然而，可選擇第二控制字符Ctrl2以在輸出信號的工作周期調(diào)整上提供更大彈性。圖IIB顯示SET-DC01100中的信號順序以說明其操作。參考圖IIA和11B,信號Sl是脈沖產(chǎn)生器1102的輸出，信號S2是FDL電路1104的輸出，信號S3是HDL電路1106的輸出，且信號Output是ECC1108的輸出。時間t,、L和t3分別是脈沖產(chǎn)生器1102、FDL電路1104和HDL電路1106的電路延遲。如圖11B所示，首先觸發(fā)使能信號，使得脈沖產(chǎn)生器1102產(chǎn)生第一脈沖信號。然后，回饋FDL電路1104的輸出S2以觸發(fā)后續(xù)脈沖信號的產(chǎn)生，藉此維持SET-DCO1100的振蕩。從圖11B可明了，藉由僅在FDL電路1104的輸出信號S2的一個邊緣(例如上升邊緣)來觸發(fā)脈沖產(chǎn)生器1102以維持SET-DCO1100的振蕩，這就是為何稱為"單邊緣觸發(fā)DCO"。在FDL電路1104的輸出與HDL電路1106的輸出皆處于上升邊緣時，ECC1108的輸出信號會切換狀態(tài)。如圖11B所示，ECC1108的輸出信號的工作周期是t2-L與振蕩周期t,的比率。因此，藉由調(diào)整FDL電路1104的延遲t2和HDL電路1106的延遲t3，可調(diào)整SET-DCO1100的振蕩信號的工作周期。舉例來說，如果t2-t3=t,/2,那么工作周期為50%。延遲電路(即FDL電路1104和HDL電路1106)可包括具有DCV的反相器，所述DCV例如圖5A或6A所示的現(xiàn)有DCV，或才艮據(jù)本發(fā)明實施例的DCV。圖11C和11D顯示HDL電路1106的示范性架構(gòu)。參看圖11C,HDL電路1106包含細(xì)調(diào)諧電路1122和粗調(diào)諧電路1124。圖11C顯示用以調(diào)整HDL電路1106的延遲的13位控制字符F[12:O](即F,「F。)的例子。明確地說，將控制字符的最高有效位的某些位(例如F[12:8])提供到粗調(diào)諧電路1124以調(diào)整其延遲；將控制字符的最低有效位的某些位(例如F[7:0])提供到細(xì)調(diào)諧電路1122以用于調(diào)整其延遲。圖11C的粗調(diào)諧電路1124包含一系列反相器1126,以便對細(xì)調(diào)諧電路1122的信號輸出提供遞增延遲。多路復(fù)用器1128由控制字符的最高有效位(即F[12:8])控制以選擇反相器1126之一的輸出作為HDL電路1106的輸出。細(xì)調(diào)諧電路1122可包含由具有高分辨率DCV(例如圖5A、6A、8A、9A和10A所示的DCV)的反相器所形成的緩沖電路。圖IID顯示細(xì)調(diào)諧電路1122包含串連的兩種類型的延遲電路。第一延遲電路1132內(nèi)的DCV1134架構(gòu)同于圖8A所示的DCV800。第二延遲電路1136內(nèi)的DCV1138的架構(gòu)同于圖6A所示的DCV600。圖11D的細(xì)調(diào)諧電路1122包含一個第一延遲電路1132和兩個第二延遲電路1136(即電路1136-1和1136-2)。然而，視SET-DC01100的所需調(diào)諧范圍和操作范圍，這些不同類型的DCV的數(shù)量可變化。如圖IID所示，第一延遲電路1132包含背對背(back-to-back)連接方式的DCV1134，以延遲輸入信號與其反相信號，其中藉由兩個串連的反相器1140和1142來緩沖輸入信號，且藉由傳輸門(passgate)1144和反相器1146來產(chǎn)生輸入信號的反相信號。輸入信號及其反相信號皆由DCV1134延遲，并由多路復(fù)用器1148選擇性輸出。因為相比于SET-DCO1100中的其它延遲元件，DCV1134具有最細(xì)分辨率，所以DCV1134的基極偏壓由控制字符的最低有效位的某些位(例如F[3:0])來控制。同樣，利用背對背連接方式的DCV1134以延遲輸入信號及其反相信號，即使某一DCV1134在某個時間點為浮"l矣，DCV1134的基極仍維持在穩(wěn)定的電位。因此，圖IID所示的DCV1134的架構(gòu)，本文稱為差分架構(gòu)，可改進(jìn)電路穩(wěn)定性。圖11D的第二類型的延遲電路1136包含DCV1138,其可當(dāng)作反相器1150的負(fù)載。DCV1138由控制字符的剩余中間位(即F[7:4])來控制。因此，如上文所述，提供適當(dāng)?shù)目刂谱址?例如F[12:0])可調(diào)整HDL電路1106的延遲。比起DCV1134或1138所提供的延遲，反相器1126所提供的延遲具有更高的數(shù)量級。與SET-DCO1100中的其它元件相比，DCVII34具有最高的分辨率。因此，SET-DCO1100的分辨率由DCV1134的延遲來決定。如圖11D所示，本發(fā)明第二實施例的DCV和圖6A所示的現(xiàn)有DCV可用于構(gòu)造HDL1106。然而，也可使用本發(fā)明第一和第三實施例的其它類型的DCV?，F(xiàn)有此技者現(xiàn)應(yīng)了解該如何用其它類型的DCV(例如DCV700或DCV900)或圖5A所示的現(xiàn)有DCV來構(gòu)造延遲電路。FDL電路1104的架構(gòu)方式可類似于HDL電路1106,只要包含更多的例如DCV1134和1138的延遲元件或包含較多數(shù)量的第一延遲電路1132和/或第二延遲電路1136。在某一方面，F(xiàn)DL電路ll(M所提供的延遲可兩倍于HDL電路1106的延遲。舉例來說，如圖11E所示，F(xiàn)DL電路1104包含細(xì)調(diào)諧電路1122',具有兩個第一延遲電路1132和四個第二延遲電路1136;以及粗調(diào)諧電路1124',其具有的反相器數(shù)量兩倍于HDL電路1106的粗調(diào)諧電路1124'的反相器1126數(shù)量且更包括一額外虛擬多路復(fù)用器112『。虛擬多路復(fù)用器1128'具有與多路復(fù)用器1128相同的結(jié)構(gòu)。虛擬多路復(fù)用器1128'和多路復(fù)用器1128交替耦合到反相器1126的輸出，如圖IIE所示。如圖IIE所示，13位的控制字符C[12:O]輸入到FDL電路1104以控制其延遲?？刂谱址鸆[12:O]可能相同或不同于輸入到HDL電路1106的控制字符F[12:0]。如上述,當(dāng)將相同控制字符提供到FDL電路1104與HDL電路1106時，工作周期僅視FDL電路1104和HDL1106的電路架構(gòu)而定，而不考慮控制字符。然而，如果將不同的控制字符提供到FDL電路1104和HDL電路1106,那么分別控制FDL電路1104和HDL電路1106可在輸出信號的工作周期調(diào)整上有更大彈性。3.全數(shù)字式PLL(ADPLL)本發(fā)明的實施例更提供使用SET-DC0(如圖11A所示SET-DCO1100)的ADPLL,其具有高分辨率和可變工作周期。圖12顯示根據(jù)本發(fā)明實施例的ADPLL1200的結(jié)構(gòu)。如圖12所示，ADPLL1200包含控制單元1202和DCO1204。DCO1204具有與SET-DCO1100類似的結(jié)構(gòu)?？刂茊卧?202接收參考信號并控制DCO1204,以提供頻率N倍于參考信號頻率(或參考頻率)的振蕩信號，其中N為整數(shù)?？刂茊卧?202通過兩條路徑(粗調(diào)諧路徑和細(xì)調(diào)諧路徑)來控制DCO1204。粗調(diào)諧路徑包含計數(shù)器1206、比較器1208、第一連續(xù)逼近寄存器(SAR)1210和第一升/降計數(shù)器1212。將DCO1204產(chǎn)生的振蕩信號輸入到控制單元1202。計數(shù)器1206連接到控制單元1202，以在參考信號的一個周期內(nèi)對振蕩信號的周期進(jìn)行計數(shù)。比較器1208將參考信號的一個周期內(nèi)的振蕩信號的周期計數(shù)量與N進(jìn)行比較。如果參考信號的一個周期內(nèi)的振蕩信號的周期計數(shù)量等于N,那么粗調(diào)諧完成。否則，第一SAR1210基于比較器U08的比較結(jié)果來產(chǎn)生控制信號，并將控制信號提供到第一升/降計數(shù)器in2以指示DCO1204所產(chǎn)生的振蕩信號的所需頻率改變量。第一SAR1210提供對DCO1204所產(chǎn)生的振蕩信號頻率的有效調(diào)整。舉例來說，每次在振蕩信號頻率需要調(diào)整時，由第一SAR1210產(chǎn)生的控制信號所指示的振蕩信號的頻率改變量會單調(diào)地(monotonically)減小，使得振蕩頻率接近所需頻率，而不是花費許多時間從所需頻率的一側(cè)擺動到另一側(cè)。SAR可用現(xiàn)有架構(gòu)，因此省略詳細(xì)描述。響應(yīng)于第一SARU10產(chǎn)生的控制信號，第一升/降計數(shù)器1212產(chǎn)生第一控制字符Fl以調(diào)整DCO1204的振蕩頻率。圖12顯示第一控制字符Fl含有5個位(即Fl[4:0〗)的實例。細(xì)調(diào)諧路徑包含分頻器1214、PFD1216、第二SAR1218和第二升/降計數(shù)器1220。分頻器1214接收DC01204所產(chǎn)生的振蕩信號，且其所產(chǎn)生的信號頻率等于振蕩信號頻率的1/N。分頻后信號會回饋至控制單元1202。PFD1216連接到控制單元1202,以測量參考信號與分頻器1214的輸出之間的相位差?；谒鶞y得的相位差，第二SAR1218產(chǎn)生控制信號，并將此控制信號提供給第二升/降計數(shù)器1220。響應(yīng)于第二SAR1218所產(chǎn)生的控制信號，第二升/降計數(shù)器1220產(chǎn)生第二控制字符F2以調(diào)整DCO1204的振蕩頻率。圖12顯示第二控制字符F2含有8個位(即F2[7:0])的實例。當(dāng)參考信號與分頻器1214的輸出同步時，ADPLL1200被鎖定。除了將振蕩信號的頻率除以N,分頻器1214也可產(chǎn)生頻率為振蕩信號頻率的1/N倍的信號，以便在振蕩頻率上有更大彈性。由第一升/降計數(shù)器1212所產(chǎn)生的第一控制字符Fl和由第二升/降計數(shù)器1220所產(chǎn)生的第二控制字符F2共同控制DCO1204的振蕩頻率。舉例來說，參考圖IIC、11E和12且根據(jù)本發(fā)明，第一控制字符Fl和第二控制字符F2可組合為一個13位控制字符，如圖11E所示的用以控制FDL電路1104的控制字符C以及如圖11C所示的用以控制HDL電路1106的控制字符F。第一控制字符Fl構(gòu)成控制字符C或F的最高有效字節(jié)，而第二控制字符F2構(gòu)成控制字符C或F的最低有效字節(jié)。換句話說，F(xiàn)l[4:0]為C[12:8]或F[12:8],而F2[7:0]則為C[7:0]或F[7:0]。如上述，因為F[12:8]和C[12:8]以比F[7:0]和C[7:O]更高的數(shù)量級來調(diào)整DCO1100的頻率，所以ADPLL1200的粗調(diào)諧路徑以比細(xì)調(diào)諧路徑更高的數(shù)量級來調(diào)整振蕩信號的頻率。接著描述ADPLL1200的操作。首先，由重設(shè)信號重設(shè)ADPLL1200中的所有元件來初始化ADPLL1200。在重設(shè)之后，DCO1204開始振蕩。接著，通過粗調(diào)諧來得到頻率。藉由在參考信號的一個周期內(nèi)計數(shù)DCO1204所產(chǎn)生的振蕩信號的周期數(shù)，并將振蕩信號的周期計數(shù)量與N進(jìn)行比較，來測量DCO12(M的振蕩頻率。如果計數(shù)量大于或小于N,那么振蕩頻率高于或低于參考頻率的N倍，故而，第一SAR1210和第一升/降計數(shù)器1212的操作會調(diào)整DCO12(M的振蕩頻率。如果計數(shù)量等于N，那么振蕩頻率近似于參考頻率的N倍，且頻率擷取完成。接著，通過細(xì)調(diào)諧執(zhí)行相位擷取。在回饋至控制單元1202之前，DC01204所產(chǎn)生的振蕩信號被分頻器1214分頻。PFD1216將分頻后振蕩信號與參考信號進(jìn)行比較以測量兩者之間的相位差。如果兩者的相位不同，那么第二SAR1218和第二升/降計數(shù)器1220的操作會調(diào)整DCO1204的振蕩頻率，直到分頻后振蕩信號與參考信號同步。對根據(jù)本發(fā)明實施例且用0.18,技術(shù)制造的ADPLL進(jìn)行測量?；谠?.5MHz到100MHz范圍內(nèi)變化的輸入?yún)⒖碱l率及在150MHz到450MHz范圍內(nèi)變化的振蕩頻率，電源電壓可從lV至1.8V，ADPLL的分辨率可低至2ps,振蕩信號的峰對峰抖動在450MHz時約為44ps,且可在少于32個參考信號周期內(nèi)鎖定振蕩信號。相反，例如J.Dunning等人提出的使用圖4A和4B所示DCO400的ADPLL的現(xiàn)有ADPLL使用3.3V的電源電壓且具125ps的峰對峰抖動，且需要約50個參考信號周期來鎖定輸出振蕩信號。在此，，，抖動，，定義為振蕩信號的相位中的突然變化。本發(fā)明實施例的ADPLL比現(xiàn)有ADPLL占據(jù)更小的芯片面積，且測量結(jié)果也顯示出本發(fā)明實施例的ADPLL比其它類似現(xiàn)有ADPLL消耗更少的功率。雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬
技術(shù)領(lǐng)域：
中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視本發(fā)明的申請專利范圍所界定者為準(zhǔn)。權(quán)利要求1.一種數(shù)字控制振蕩器，包括一脈沖產(chǎn)生器，在一觸發(fā)信號的一邊緣處產(chǎn)生一脈沖信號；以及至少一個延遲電路，延遲所述脈沖產(chǎn)生器所產(chǎn)生的所述脈沖信號，其中，所述脈沖產(chǎn)生器接收來自所述至少一個延遲電路的所述延遲后脈沖信號與一使能信號之一當(dāng)作所述觸發(fā)信號。2.如權(quán)利要求1所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路包含至少一個數(shù)字控制變?nèi)萜?，其中，所述?shù)字控制變?nèi)萜靼ň哂幸粬艠O、一源極、一漏極和一基極的一第一晶體管，其中所述柵極、所述源極、所述漏極和所述基極中的至少一者接收兩個或多個電壓之一，其中，所述兩個或多個電壓之至少一者不是一電源電壓或一接地電壓。3.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述第一晶體管的所述源極和漏極各4妾收所述兩個或多個電壓之一。4.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述第一晶體管的所述基極接收所述兩個或多個電壓之一。5.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述第一晶體管的所述柵極接收所述兩個或多個電壓之一。6.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述至少一個數(shù)字控制變?nèi)萜靼醿蓚€或多個數(shù)字控制變?nèi)萜鳌?.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路更包含至少具有一柵極、一源極、一漏極和一基極的一第二晶體管，其中所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極之至少一者接收兩個或多個電壓之一。8.如權(quán)利要求2所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路包含復(fù)數(shù)個反相器，其中所述至少一個數(shù)字控制變?nèi)萜髯鳛樗龇聪嗥鞯囊回?fù)載。9.如權(quán)利要求1所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路包括至少一第一晶體管和一第二晶體管，各具有一柵極、一源極、一漏極和一基極，其中所述第一晶體管的所述柵極、所述源極、所述漏極和所述基極中的一第一者和所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極中的之一相應(yīng)第一^連接在一起，且更接收兩個或多個電壓之一，其中，所述第一晶體管的所述柵極、所述源極、所述漏極和所述基極中的一第二者接收所述脈沖信號，以及其中所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極中之一相應(yīng)第二者接收所述脈沖信號的一反相信號。10.—種數(shù)字控制振蕩器，其包括一脈沖產(chǎn)生器，在一觸發(fā)信號的一邊緣處產(chǎn)生一脈沖信號；一第一延遲電路，使所述脈沖信號延遲一第一延遲量以產(chǎn)生一第一延遲信號；一第二延遲電路，使所述脈沖信號延遲一第二延遲量以產(chǎn)生一第二延遲信號；以及一邊緣組合電路，從所述第一延遲信號和所述第二延遲信號產(chǎn)生一振蕩信號。11.如權(quán)利要求10所述的數(shù)字控制振蕩器，其中，所述脈沖產(chǎn)生器接收一使能信號與所述第一延遲信號之一作為所述觸發(fā)信號。12.如權(quán)利要求11所述的數(shù)字控制振蕩器，其中，所述脈沖產(chǎn)生器接收所述使能信號作為所述觸發(fā)信號以在所述數(shù)字控制振蕩器的初始化產(chǎn)生一第一脈沖信號，然后接收所述第一延遲信號作為所述觸發(fā)信號。13.如權(quán)利要求IO所述的數(shù)字控制振蕩器，其中，所述第一延遲電路和所述第二延遲電路分別接收一控制字符來控制所述第一延遲量和所述第二延遲量。14.如權(quán)利要求10所述的數(shù)字控制振蕩器，其中，所述第一延遲電路接收用于控制所述第一延遲量的一第一控制字符，且所述第二延遲電路接收用于控制所述第二延遲量的一第二控制字符。15.如權(quán)利要求10所述的數(shù)字控制振蕩器，其中，所述第一延遲量是所述第二延遲量的兩倍。16.如權(quán)利要求10所述的數(shù)字控制振蕩器，其中，在所述第一延遲信號或所述第二延遲信號的上升邊緣或下降邊緣處，所述邊緣組合電路所產(chǎn)生之一振蕩信號會改變狀態(tài)。17.如權(quán)利要求IO所述的數(shù)字控制振蕩器，其中，所述第一延遲電路和所述第二'延遲電路包括至少一個數(shù)字控制變?nèi)萜?，其中，所述?shù)字控制變?nèi)萜靼ň哂幸粬艠O、一源極、一漏極和一基極的一晶體管，其中，所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一。18.如權(quán)利要求17所述的數(shù)字控制振蕩器，其中所述兩個或多個電壓的至少一者不是電源電壓或接地電壓。19.如權(quán)利要求17所述的數(shù)字控制振蕩器，其中，所述第一延遲電路和第二延遲電路更包括串連的反相器，以用于提供額外延遲。20.如權(quán)利要求IO所述的數(shù)字控制振蕩器，其中，所述第一延遲電路和第二延遲電路中的至少一者包括至少一第一晶體管和一第二晶體管，各具有一柵極、一源極、一漏極和一基極，其中，所述第一晶體管的所述柵極、所述源極、所述漏極和所述基極的一第一者和所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極的一相應(yīng)第一者連接在一起，更接收兩個或多個電壓之一，其中所述第一晶體管的所述柵極、所述源極、所述漏極和所述基極的一第二者接收所述脈沖信號，以及其中所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極的一相應(yīng)第二者接收所述脈沖信號的一反相信號。21.—種全數(shù)字鎖相環(huán)，包括一數(shù)字控制振蕩器，用于產(chǎn)生一振蕩信號，所述數(shù)字控制振蕩器包括至少一個延遲電路，所述延遲電路包含至少一個數(shù)字控制變?nèi)萜鳎渲?，所述?shù)字控制變?nèi)萜靼ň哂幸粬艠O、一源極、一漏極和一基極的一晶體管，其中所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一，其中所述兩個或多個電壓的至少一者不是電源電壓或接地電壓；一分頻器，接收所述振蕩信號并產(chǎn)生一分頻后信號，其中所述振蕩信號的頻率與所述分頻后信號的頻率間的頻率比率是一預(yù)定值；一控制單元，接收具有一參考頻率的一參考信號和所述分頻后信號；一粗調(diào)諧部分，包含耦合到所述控制單元的一計數(shù)器，用于在所述參考信號的一個周期內(nèi)對所述振蕩信號的周期進(jìn)行計數(shù)；一比較器，用于將所述參考信號的一個周期內(nèi)所計數(shù)到的所述振蕩信號的周期數(shù)量與一預(yù)定值進(jìn)行比較；一第一連續(xù)逼近寄存器(SAR),基于所述計數(shù)量與所述預(yù)定值的所述比較結(jié)果來產(chǎn)生一第一控制信號；以及第一升/降計數(shù)器，接收所述第一控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的所述頻率的一第一控制字符；以及一細(xì)調(diào)諧部分，包含一相位與頻率檢測器，耦合到所述控制單元以用于將所述分頻后信號的一相位與所述參考信號的一相位進(jìn)行比較；一第二連續(xù)逼近寄存器，基于所述分頻后信號的所述相位與所述參考信號的所述相位的所述比較結(jié)果來產(chǎn)生一第二控制信號；以及一第二升/降計數(shù)器，接收所述第二控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的所述頻率的一第二控制字符。22.如權(quán)利要求21所述的全數(shù)字鎖相環(huán)，更包括用于在一觸發(fā)信號的一邊緣處產(chǎn)生一脈沖信號的一脈沖產(chǎn)生器，其中所述至少一個延遲電路延遲所述脈沖產(chǎn)生器所產(chǎn)生的所述脈沖信號，且所述脈沖產(chǎn)生器接收來自所述至少一個延遲電路的所述延遲脈沖信號與一使能信號之一作為所述觸發(fā)信號。23.如權(quán)利要求21所述的全數(shù)字鎖相環(huán)，其中，所述至少一個延遲電路包含多個反相器，其中，所述至少一個數(shù)字控制變?nèi)萜髯鳛樗龇聪嗥鞯囊回?fù)載。24.—種全數(shù)字鎖相環(huán)，包括一數(shù)字控制振蕩器，包括一脈沖產(chǎn)生器，根據(jù)一觸發(fā)信號產(chǎn)生一脈沖信號，一第一延遲電路，使所述脈沖信號延遲一第一延遲量以產(chǎn)生一第一延遲信號，一第二延遲電路，使所述脈沖信號延遲一第二延遲量以產(chǎn)生一第二延遲信號，以及一邊緣組合電路，自所述第一延遲信號和所述第二延遲信號產(chǎn)生一振蕩信號；一分頻器，接收所述振蕩信號且產(chǎn)生一分頻后信號，其中所述振蕩信號的頻率與所述分頻后信號的頻率間的一頻率比率是一預(yù)定值；—控制單元，接收具有一參考頻率的一參考信號和所述分頻后信號；—粗調(diào)諧部分，包含一計數(shù)器，耦合到所述控制單元以在所述參考信號的一個周期內(nèi)對所述振蕩信號的周期進(jìn)行計數(shù)；一比較器，將所述參考信號的一個周期內(nèi)內(nèi)所計數(shù)的所述振蕩信號的周期計數(shù)量與所述預(yù)定值進(jìn)行比較；一第一連續(xù)逼近寄存器，基于所述計數(shù)量與所述預(yù)定值的所述比較結(jié)果來一產(chǎn)生第一控制信號；以及一第一升/降計數(shù)器，接收所述第一控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的所述頻率的一第一控制字符；以及一細(xì)調(diào)諧部分，包含一相位與頻率檢測器，耦合到所述控制單元，以用于將所述'務(wù)頻后信號的一相位與所述參考信號的一相位進(jìn)行比較；一第二連續(xù)逼近寄存器，基于所述分頻后信號的所述相位與所述參考信號的所述相位的所述比較結(jié)果來產(chǎn)生一第二控制信號；以及一第二升/降計數(shù)器，接收所述第二控制信號以產(chǎn)生用于調(diào)整所述振蕩信號的所述頻率的一第二控制字#。25.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述脈沖產(chǎn)生器接收一使能信號與所述第一延遲信號之一作為所述觸發(fā)信號。26.如權(quán)利要求25所述的全數(shù)字鎖相環(huán)，其中，所述脈沖產(chǎn)生器接收所述使能信號作為所述觸發(fā)信號以便在所述數(shù)字控制振蕩器的初始化時產(chǎn)生一第一脈沖信號，然后接收所述第一延遲信號作為所述觸發(fā)信號。27.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲電路和所述第二延遲電路分別接收一控制字符來控制所述第一延遲量和所述第二延遲量。28.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲電路接收用于控制所述第一延遲量的一第一控制字符，且所述第二延遲電路接收用于控制所述第二延遲量的一第二控制字符。29.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲量是所述第二延遲量的兩倍。30.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，在所述第一延遲信號或所述第二延遲信號的上升邊緣或下降邊緣處，所述邊緣組合電路所產(chǎn)生的一振蕩信號會改變狀態(tài)。31.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲電路和所述第二延遲電路包括至少一個數(shù)字控制變?nèi)萜鳎渲?，所述?shù)字控制變?nèi)萜靼ň哂幸粬艠O、一源極、一漏極和一基極的一晶體管，其中所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一。32.如權(quán)利要求31所述的全數(shù)字鎖相環(huán)，其中，所述兩個或多個電壓的至少一者不是電源電壓或接地電壓。33.如權(quán)利要求31所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲電路和第二延遲電路更包括串連的復(fù)數(shù)反相器以用于提供額外延遲。34.如權(quán)利要求24所述的全數(shù)字鎖相環(huán)，其中，所述第一延遲電路和第二延遲電路中的至少一者包括至少一第一晶體管和一第二晶體管，各具有一柵極、一源極、一漏極和一基極，其中所述第一晶體管的所述柵極、所述源極、所述漏極和所迷基極中的一第一者和所述第二晶體管的所述4冊極、所述源極、所述漏極和所述基極中的一相應(yīng)第一者連接在一起，且更接收兩個或多個電壓之一，其中所述第一晶體管的所述柵極、所述源極、所述漏極和所述基極中的一第二者接收所述脈沖信號，以及其中所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極中的一相應(yīng)第二者接收所述脈沖信號的一反相信號。35.—種數(shù)字控制變?nèi)萜?，包括一晶體管，具有一柵極、一源極、一漏極和一基極，其中，所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一，其中所述兩個或多個電壓的至少一者不是電源電壓或接地電壓。36.如權(quán)利要求35所述的數(shù)字控制變?nèi)萜?，其中，所述晶體管是PMOS晶體管。37.如權(quán)利要求35所述的數(shù)字控制變?nèi)萜鳎渲?，所述晶體管是NMOS晶體管。38.如權(quán)利要求35所述的數(shù)字控制變?nèi)萜?，其中，所述晶體管的所述源極和漏極各接收所述兩個或多個電壓之一。39.如權(quán)利要求35所述的數(shù)字控制變?nèi)萜?，其中，所述晶體管的所述基極接收所述兩個或多個電壓之一。40.如權(quán)利要求35所述的數(shù)字控制變?nèi)萜鳎渲?，所述晶體管的所述柵極接收所述兩個或多個電壓之一。41.一種數(shù)字控制振蕩器，其包括至少一個延遲電路，所述延遲電路包含至少一個數(shù)字控制變?nèi)萜鳎渲兴鰯?shù)字控制變?nèi)萜靼ㄒ坏谝痪w管，具有一柵極、一源極、一漏極和一基極，其中，所述柵極、所述源極、所述漏極和所迷基極的至少一者接收兩個或多個電壓之一，其中，所述兩個或多個電壓中的至少一者不是電源電壓或接地電壓。42.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所述第一晶體管的所迷源才及和漏極H矣收所述兩個或多個電壓之一。43.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所迷第一晶體管的所述基極接收所述兩個或多個電壓之一。44.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所述第一晶體管的所述柵極接收所述兩個或多個電壓之一。45.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所述至少一個數(shù)字控制變?nèi)萜靼瑑蓚€或多個以上數(shù)字控制變?nèi)萜鳌?6.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路更包含至少具有一柵極、一源極、一漏極和一基極的一第二晶體管，其中所述第二晶體管的所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一。47.如權(quán)利要求41所述的數(shù)字控制振蕩器，更包括用于在一觸發(fā)信號的一邊緣處產(chǎn)生一脈沖信號的一脈沖產(chǎn)生器，其中，所述至少一個延遲電路延遲所述脈沖產(chǎn)生器所產(chǎn)生的所述脈沖信號，所述脈沖產(chǎn)生器接收來自所述至少一個延遲電路的所述延遲后脈沖信號與一使能信號之一作為所述觸發(fā)信48.如權(quán)利要求41所述的數(shù)字控制振蕩器，其中，所述至少一個延遲電路包含多個反相器，其中所述至少一個數(shù)字控制變?nèi)萜髯鳛樗龇聪嗥鞯囊回?fù)載。全文摘要一種數(shù)字控制振蕩器(DCO)，包括脈沖產(chǎn)生器，在觸發(fā)信號邊緣處產(chǎn)生脈沖信號；以及至少一個延遲電路，以延遲脈沖產(chǎn)生器所產(chǎn)生的脈沖信號。脈沖產(chǎn)生器接收來自延遲電路的延遲后脈沖信號與使能信號之一作為觸發(fā)信號。一種數(shù)字控制變?nèi)萜?DCV)包含具有柵極、源極、漏極和基極的晶體管，其中所述柵極、所述源極、所述漏極和所述基極的至少一者接收兩個或多個電壓之一，其中，兩個或多個電壓的至少一者不是電源電壓或接地電壓。文檔編號H03B21/02GK101183852SQ200710088558公開日2008年5月21日申請日期2007年3月16日優(yōu)先權(quán)日2006年11月13日發(fā)明者劉仁杰,朱元華,黃弘一申請人:財團(tuán)法人工業(yè)技術(shù)研究院