專利名稱：時鐘生成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有擴頻時鐘(spread spectrum clocking)功能的時鐘 生成電^各。
背景技術(shù)：
在串行ATA ( serial ATA )等接口標準中，以降低EMI ( electro magnetic interference: 電磁干擾)為目的，規(guī)定了擴頻時鐘(spread spectrum clocking,以下簡寫為SSC )(例如，參照非專利文獻l)。
圖17是表示在串行ATA標準中根據(jù)SSC功能而使時鐘頻率發(fā)生 變化的情況的曲線圖。另外，圖18是串行ATA標準中的基于SSC功 能的時鐘信號的頻譜的例子。如圖17所示，SSC是對從時鐘源輸出 的時鐘信號以具有預(yù)定的調(diào)制率(例如5 = 0.5% )和調(diào)制周期(例如 fm = 30kHz ~ 33kHz)的方式進行頻率調(diào)制來擴散頻譜并如圖18那樣 減小頻譜的峰值的技術(shù)。
作為實現(xiàn)頻譜擴散的時鐘生成電路，有如下結(jié)構(gòu)通過設(shè)置生成 多種相位的時鐘信號的PLL電路和對所生成的多種相位的時鐘信號 進行周期性相位移動的相位插補部，從相位插補部所生成的多種時鐘 信號中選擇一個時鐘信號并進行輸出(例如參照專利文獻l)。
在如此生成已頻i普擴散的時鐘信號的時鐘生成電路中，在PLL 電路的環(huán)路外進行了周期性相位移動，因此當(dāng)存在相位移動時的相位 偏移時，其直接作為高頻抖動(jitter)表現(xiàn)在輸出上。當(dāng)輸出含有高 頻抖動的數(shù)據(jù)信號時，有可能接收方電路不接收該數(shù)據(jù)而導(dǎo)致安裝有 串行ATA的裝置(set)間的連接性下降。
對此，如圖19所示，考慮這樣的手段再連接接收已頻譜擴散 的時鐘信號的PLL電路(稱為第二級PLL電路)、并根據(jù)第二級PLL
電路的低通濾波器特性來去除(cut)高頻抖動而構(gòu)成時鐘生成電路。
在該圖中，301是接收基準時鐘信號REFCK并生成已頻譜擴散的時 鐘信號CK—SSC的頻率調(diào)制電路。另外，302是接收時鐘信號CK_SSC 并輸出時鐘信號CKOUT的第二級PLL電路。第二級PLL電路是由 相位比較器、電荷泵(charge pump )電路、二次LPF ( Low Pass Filter: 低通濾波器)、VCO ( voltage-controlled oscillator:電壓控制振蕩器) 以及分頻電路構(gòu)成的一般的PLL電路。在具有第二級PLL電路的時 鐘生成電路中，為了去除高頻抖動而將第二級PLL電路的帶寬(截止 頻率)設(shè)定得較低。通常，當(dāng)帶寬較低時，PLL電路對于具有高于輸 入時鐘信號的帶寬的頻率成分的抖動作為抖動濾波器來進行動作。
專利文獻1:日本特開2005 - 184488號公才艮
非專利文獻1: Serial ATA Workgroup "SATA:High Speed Serialized AT Attachment", Revision 1.0，29-August-200
發(fā)明內(nèi)容
然而，例如即使是具有串行ATA標準的接口的設(shè)備，在連接對 象是由于時鐘恢復(fù)(clock recovery )電3各的俘獲范圍(capture range ) 較窄等原因而不能應(yīng)對SSC功能的設(shè)備的情況下，當(dāng)使用已頻譜擴散 的時鐘信號時，也有可能在連接性上產(chǎn)生問題。另外，在開發(fā)含有時 鐘生成電路的LSI時，在具有SSC功能和不具有該功能的兩種狀態(tài)下 往往要驗證連接性。
對此，考慮到例如僅為了驗證電路而準備不具有S S C功能的時鐘 生成電路等，但從效率和成本方面看并非最佳。
另外，即使能夠以容易切換有無SSC功能的方式構(gòu)成時鐘生成電 路，但例如在頻譜擴散的情況下為了去除高頻抖動而將第二級PLL 電路的帶寬(截止頻率)設(shè)定得較低時，則在未進行頻譜擴散的情況 下，第二級PLL電路內(nèi)VCO的存儲抖動將會增大，連接性也有可能 惡化。
本發(fā)明是著眼于上述問題而完成的，其目的在于提供一種時鐘生成電路，能夠容易切換ssc功能的有無(開啟/關(guān)閉)，而且即使 開啟/關(guān)閉ssc功能，連接性也不會因抖動增大而發(fā)生惡化。
為了解決上述問題，本發(fā)明的一個實施方式為一種時鐘生成電
路，按照所輸入的基準時鐘信號來生成時鐘信號，其特征在于具有 頻率調(diào)制電路，其按照指示輸出未實施頻率調(diào)制的時鐘信號和實施了 頻率調(diào)制的時鐘信號中的哪一 個的選擇信號，并根據(jù)上述基準時鐘信 號生成未實施頻率調(diào)制的時鐘信號和實施了頻率調(diào)制的時鐘信號中 的任一個。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于，
上述頻率調(diào)制電路包括
多相時鐘生成電路，生成由多個時鐘信號構(gòu)成的多相時鐘信號， 上述多個時鐘信號在各個信號之間具有預(yù)定的相位差；
相位細分化部，移動上述多相時鐘生成電路生成的多相時鐘信號 的相位并進行輸出；
時鐘選擇部，從上迷相位細分化部輸出的多相時鐘信號中選擇一 個時鐘信號并進行輸出；以及
調(diào)制控制部，按照上述選擇信號選擇第 一控制模式和第二控制模 式中的任一種控制模式來控制由上述相位細分化部進行的相位移動 和由上述時鐘選擇部進行的時鐘信號選擇，其中，上述第一控制模式 固定由上述相位細分化部進4亍的相位移動和由上述時鐘選4奪部進4亍 的時鐘信號選擇，上述第二控制模式以預(yù)定的周期變更由上述相位細 分化部進行的相位移動和由上述時鐘選擇部進行的時鐘信號選擇。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
還包括PLL電路，被輸入由上述頻率調(diào)制電路輸出的時鐘信號， 并且按照上述選擇信號切換帶寬。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
上述PLL電路構(gòu)成使得在上述選擇信號指示輸出實施了頻率調(diào)
制的時鐘信號時的帶寬比輸入了未實施頻率調(diào)制的時鐘信號時的帶寬小。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于，
還包括
可從外部讀寫的寄存器部；以及
讀取上述寄存器部的信息來生成上述選擇信號并進行輸出的寄 存器參照部。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
上述選擇信號被固定為預(yù)定的邏輯電平。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
上述P L L電路包括具有電阻器以及電容元件的低通濾波器、和電 荷泵，
上述PLL電路通過切換上述低通濾波器具有的電阻器的電阻值 和電容元件的電容值、以及上述電荷泵的電流量這兩者來切換帶寬。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
上述選擇信號在上述PLL電路實施了鎖定的情況下有效。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征
在于，
還包括
PLL電路，被輸入上述頻率調(diào)制電路輸出的時鐘信號，并且按照
所輸入的帶寬控制信號來切換帶寬；以及
頻率調(diào)制檢測電路，檢測是否對上述頻率調(diào)制電路輸出的時鐘信
號實施了頻率調(diào)制，并且向上述PLL電路輸出與檢測結(jié)果對應(yīng)的帶寬
控制信號。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征
在于
上述PLL電路構(gòu)成使得在上述帶寬控制信號指示進行頻率調(diào)制 時的帶寬比輸入了未實施頻率調(diào)制的時鐘信號時的帶寬小。
另外，本發(fā)明的一個實施方式為在上述時鐘生成電路中，其特征 在于
上述頻率調(diào)制檢觀'J電路僅由數(shù)字電路構(gòu)成。
根據(jù)本發(fā)明，能夠容易地切換SSC功能的開啟/關(guān)閉，而且即使 開啟/關(guān)閉SSC功能，連接性也不會因抖動增大而發(fā)生惡化。


圖1是表示實施方式1的時鐘生成電路的結(jié)構(gòu)的框圖。 圖2是表示頻率調(diào)制電路110的結(jié)構(gòu)例的框圖。 圖3是表示調(diào)制控制部112輸出的相位控制信號和相位移動量的 關(guān)系的圖。
圖4是表示相位細分化部113的結(jié)構(gòu)例的框圖。 圖5是表示在各動作模式下選擇的時鐘信號的圖。 圖6是表示時鐘選擇部114的結(jié)構(gòu)例的框圖。 圖7是表示PLL電路120的結(jié)構(gòu)例的框圖。 圖8是表示低通濾波器120c的結(jié)構(gòu)例的框圖。 圖9是表示根據(jù)SSC一EN切換的各參數(shù)值的圖。 圖IO是頻率調(diào)制電路110的狀態(tài)遷移圖。
圖11是表示SSC開啟時的頻率調(diào)制電路110的頻率變化的圖。 圖12是表示SSC關(guān)閉時的頻率調(diào)制電路110的頻率變化的圖。 圖13是表示實施方式1的變形例的時鐘生成電路的結(jié)構(gòu)的框圖。 圖14是表示實施方式1的另一變形例的時鐘生成電路的結(jié)構(gòu)的 框圖。
圖15是表示實施方式2的時鐘生成電路的結(jié)構(gòu)的框圖。 圖16是表示頻率調(diào)制檢測電路220的結(jié)構(gòu)例的框圖。
圖17是表示在串行ATA標準中SSC開啟時的時鐘信號的頻率 變化的圖。
圖18是表示在串行ATA標準中SSC開啟時的時鐘信號的頻譜 的例子的圖。
圖19是表示去除高頻抖動而構(gòu)成的以往的時鐘生成電路的例子 的圖。
符號說明
100時鐘生成電^各 110頻率調(diào)制電路 111多相時鐘生成電^各 112調(diào)制控制部 113相位細分化部 114時鐘選擇部 115分頻電路 120 PIX電路 120a頻率相位比較電路 120b電荷泵電路 120c低通濾波器 120d電壓控制振蕩電路 120e分頻電^各 200時鐘生成電路 210頻率調(diào)制電路 220頻率調(diào)制纟全測電^各 221a 221e觸發(fā)器 222a 222e觸發(fā)器 223a ~ 223c 與電路 224或電3各 225觸發(fā)器
具體實施例方式
以下，參照

本發(fā)明的實施方式。在以下的各實施方式或 各變形例的說明中，對具有與說明過一次的結(jié)構(gòu)要素相同的功能的結(jié) 構(gòu)要素標記相同的標號，省略其說明。 《發(fā)明的實施方式1》
圖1是表示本發(fā)明的實施方式1的時鐘生成電路100的結(jié)構(gòu)的框
圖。如圖1所示，時鐘生成電路100包括頻率調(diào)制電路110和PLL 電路120,還包括輸入基準時鐘信號REFCK的端子、輸出輸出時鐘 信號CKOUT的端子、以及輸入用于切換SSC (spread spectrum clocking:擴展頻譜時鐘)的開啟/關(guān)閉的選擇信號SSC—EN的端子。 (頻率調(diào)制電路110的結(jié)構(gòu))
頻率調(diào)制電路no基于輸入基準時鐘REFCK生成按照選擇信號
并作為時鐘信號CK—SSC輸出到PLL電路120。即，頻率調(diào)制電路 110按照選擇信號SSC—EN切換SSC功能的開啟/關(guān)閉。在本實施方 式中，輸入基準時鐘REFCK設(shè)為25MHz。另外，當(dāng)SSC關(guān)閉時，時 鐘信號CK—SSC設(shè)為25MHz，當(dāng)SSC開啟時，時鐘信號CK—SSC設(shè) 為24.875M ~ 25MHz ( 0 ~ - 0.5 %調(diào)制)。
具體而言，如圖2所示，頻率調(diào)制電^各110包括多相時鐘生成電 路lll、調(diào)制控制部112、相位細分化部113、時鐘選擇部114、以及 分頻電路115。
多相時鐘生成電路111基于輸入基準時鐘REFCK生成250MHz x 20相(每200ps)的多相時鐘PH[1:20],并輸出到相位細分化部113。
調(diào)制控制部112按照選擇信號SSC一EN生成用于控制相位細分化 部113的相位控制信號PICTRL[1:3]、和用于控制時鐘選擇部114的 信號即時鐘選擇信號PHSEL[1:20]。調(diào)制控制部112與分頻電路115 所輸出的時鐘信號CK—SSC同步地進行該動作。
具體而言，調(diào)制控制部112與SSC的開啟/關(guān)閉對應(yīng)地具有兩個
控制模式(第一控制模式和第二控制模式)，在SSC開啟(選擇信號
SSC_EN = H電平)時，重復(fù)切換圖3的Codel Code8所示的模式的 相位控制信號PICTRL[1:3]并輸出。另外，在SSC開啟時，調(diào)制控制 部112重復(fù)輸出與后述的T模式、T+ AT模式、T + 2AT模式、T 十3AT;t莫式、T+4AT才莫式、T+5八T才莫式、T + 6AT才莫式、T + 7AT模式以及T+8AT模式的各動作模式對應(yīng)的時鐘選擇信號 PHSEL[1:20]。重復(fù)的模式為T模式、T+AT模式、T + 2AT模式、 T + 3AT才莫式、T + 4AT才莫式、T+5AT才莫式、T+6AT才莫式、 T + 7AT才莫式、T+8AT才莫式、T+7AT才莫式、T + 6AT才莫式、T 十5AT才莫式、T + 4AT才莫式、T + 3AT才莫式、T + 2AT才莫式、T+A T模式、T模式…。
另外，在SSC關(guān)閉(選擇信號SSC—EN = L電平)時，調(diào)制控制 部112將PICTRL[1:3]全部固定為L電平(即Codel )并輸出，并且 輸出與T模式對應(yīng)的時鐘選擇信號PHSEL[1:20]。在本實施方式中， 調(diào)制控制部112例如用RTL進行設(shè)計，所有電路是由數(shù)字電路構(gòu)成的 全數(shù)字電路。
相位細分化部113按照從調(diào)制控制部112輸出的相位控制信號 PICTRL[1:3],使多相時鐘PH[1:20]的相位移動，生成20相的時鐘信 號PHI[1:20]并輸出到時鐘選擇部114。具體而言，相位細分化部113 按照圖3的代碼表所示的Codel 8,如圖3的曲線所示那樣，使相位 每隔25ps進行相位移動。PICTRL[1:3]信號是3位的信號，因此相位 細分化部113可進行8灰階的控制。即，分辨率為200ps + 8 = 25ps。 SSC關(guān)閉時，通過調(diào)制控制部112進行控制，使得PICTRL[1:3]-L, 相位一皮固定。
相位細分化部113例如可以由圖4所示的電路構(gòu)成。本電路是由 電阻R1、 R2、兩個差動開關(guān)(一對NMOS晶體管MN1和MN2、和 一對NMOS晶體管MN3和MN4)、電流源Il、 12構(gòu)成的典型的電流 差動型的相位插補器(phase interpolator )。本電路通過改變電流源II、 12的電流量之比來進行相位的加權(quán)，將差動輸入A、 B間的相位輸出
到差動輸出OUT。
此時，電流源Il、 12通過PICTRL[1:3]和NPICTRL[1:3]進行控制 (NPICTRL[1:3]是PICTRL[1:3]的反相信號)，使得電流源II的電流 和電流源12的電流之和總是恒定。
時鐘選擇部114按照調(diào)制控制部112輸出的時鐘選擇信號 PHSEL[1:20],從20相時鐘信號PHI[l:20]中選擇一個時鐘信號，作 為時鐘信號CKSEL輸出到分頻電路115。
時鐘選擇部114按照下述的各動作模式(丁模式、丁+ AT模式…) 如下所述那樣選擇時鐘信號(參照圖5)。 (T模式時)總是選擇PHl.
(T+AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH2并選擇10次、將相位移動到PH3并選擇10次…。
(T + 2AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH3并選擇10次、將相位移動到PH5并選擇10次…。
(T + 3AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH4并選擇10次、將相位移動到PH7并選擇10次…。
(T + 4AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH5并選4奪10次、將相位移動到PH9并選4奪10次…。
(T+5AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH6并選才奪10次、將相位移動到PH11并選擇10次…。
(T + 6AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH7并選擇10次、將相位移動到PH13并選擇10次…。
(T + 7AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH8并選4奪10次、將相位移動到PH15并選纟奪10次…。
(T+8AT模式時)選擇10次PH1之后，重復(fù)進行將相位移動 到PH9并選4奪10次、將相位移動到PH17選擇10次…。
在SSC關(guān)閉時，由調(diào)制控制部112進行控制，使得僅時鐘選擇信 號PHSEL[1]為H電平，總是固定為T模式。
上述時鐘選才,部114例如可由圖6所示的電^^構(gòu)成。本電3各是典
型的20: 1的MUX電^各。
分頻電路115對時鐘信號CKSEL進行10分頻，作為時鐘信號 CK—SSC輸出到PLL電路120和調(diào)制控制部112。具體而言，分頻電 路115是使用D觸發(fā)器構(gòu)成的IO分頻電路。 (PLL電路120的結(jié)構(gòu))
PLL電路120是3次電荷泵型PLL電路，能夠按照選擇信號 SSC—EN的電平切換帶寬。具體而言，如圖7所示，PLL電路120包 括頻率相位比較電路120a (PFD)、電荷泵電路120b ( CP )、低通濾 波器120c(LPF)、電壓控制振蕩電路120d(VCO)、以及分頻電路 120e (DIVIDER)。帶寬的切換是通過切換構(gòu)成低通濾波器120c的電 阻元件的電阻值、電容元件的電容值、以及電荷泵電路120b的電流 值來實現(xiàn)的。
頻率相位比較電路120a將對應(yīng)于輸出時鐘信號CKOUT和基準 時鐘信號REFCK的相位差的信號輸出到電荷泵電路120b 。
電荷泵電路120b輸出與頻率相位比較電路120a輸出的信號對應(yīng) 的電壓的信號。電荷泵電路120b的輸出的電流值按照選擇信號 SSC—EN來切換。
例如如圖8所示，低通濾波器120c由R3、 R4、 Cl、 C2、 C3、 C4、 SW1、 SW2、以及SW3構(gòu)成，通過根據(jù)SSC_EN = H/L,利用 SW1、 SW2、 SW3切換電阻值和電容值來切換帶寬。
圖9示出如上述那樣構(gòu)成的PLL電路120中的與選擇信號 SSC—EN電平(H電平或L電平)對應(yīng)的帶寬的設(shè)定值和此時的各電 阻值、電容值、電荷泵電流值(CP電流值)以及VCO增益(電壓控 制振蕩電路120d的增益)的組合。
在it匕，"i殳計為在R3 = 5kD、 R4 = 2kD、 Cl = 8pF、 C2=19pF、 C3 = lpF、 C4 = 7pF的情況下，當(dāng)SSC_EN = H時，則帶寬BW = 4.38MHz,當(dāng)SSC—EN-L時，則帶寬BW = 11.4MHz。當(dāng)SSC—EN = H時CP電流值為10pA，當(dāng)SSC_EN = L時CP電流值為40|iA。此外， 電壓控制振蕩電路120d ( VCO )增益被設(shè)計為在SSC EN = H/L任何
一種情況下都為2.5GHz/V。
電壓控制振蕩電路120d將與低通濾波器120c輸出的電壓對應(yīng)的 頻率的輸出時鐘信號CKOUT輸出到時鐘生成電路100的外部以及分 頻電路120e。
分頻電路120e將電壓控制振蕩電路120d輸出的輸出時鐘信號 CKOUT分頻后輸出到頻率相位比較電路120a。在本實施方式中，分 頻電路120e對輸出時鐘信號CKOUT進行60分頻。 (動作的概略)
作為時鐘生成電路100的整體動作，頻率調(diào)制電路110接收輸入 基準時鐘REFCK (25MHz),實施頻率調(diào)制后將已頻譜擴散的時鐘信 號CK—SSC輸出到PLL電路120。 PLL電路120輸出將時鐘信號 CK—SSC增大60倍的輸出時鐘信號CKOUT。此時，在選擇信號 SSC—EN為H電平時，輸出被頻率調(diào)制電路110進行頻率調(diào)制后的時 鐘信號作為CKOUT,在選擇信號SSC—EN為L電平時，輸出未進行 頻率調(diào)制的時鐘信號。
(SSC開啟時的動作)
在SSC開啟時(選擇信號SSC—EN = L電平時)，多相時鐘生成 電路111以25MHz的輸入基準時鐘REFCK為輸入，生成250MHz x 20相(每200ps)的多相時鐘PH[1:20]。
另外，調(diào)制控制部112重復(fù)切換圖3的Codel Code8所示的沖莫式 的相位控制信號PICTRL[1:3]并輸出。另外，調(diào)制控制信號112重復(fù) 輸出與上述各動作模式對應(yīng)的時鐘選擇信號PHSEL[1:20]。
按照調(diào)制控制部112輸出的相位控制信號PICTRL[1:3],相位細 分化部113將250MHzx20相(每200ps )的多相時鐘PH[l :20]細分 化為160相(每25ps)。并且，相位細分化部113生成20相的時鐘信 號PHI[1:20]并輸出到時鐘選擇部114.
時鐘選擇部114按照時鐘選擇信號PHSEL[1:20]，從相位細分化 部113輸出的20相的時鐘信號中選擇一個時鐘信號并輸出到分頻電 路115中。
如上所述，如圖10所示，相位細分化部113和時鐘選擇部114 的動作模式發(fā)生遷移。即，時鐘生成電路100使狀態(tài)變化為T模式、 T+AT才莫式、T + 2AT才莫式、T+3AT才莫式、T + 4AT才莫式、T + 5AT才莫式、T + 6AT才莫式、T+7AT才莫式、T+8AT才莫式、T + 7 AT才莫式、T + 6AT才莫式、T+5AT才莫式、T + 4AT才莫式、T + 3AT 模式、T + 2AT模式、T+AT模式、T模式…，無限地重復(fù)進行。T 是輸出時鐘信號的周期，其為40ns, AT是周期的變化量，其為25ps， 相當(dāng)于40ns的0.00625 % 。另夕卜，200ps相當(dāng)于40ns的-0.5 % 。
分頻電路115對時鐘選擇部114的輸出進行分頻，并輸出時鐘信 號CK一SSC (調(diào)制時鐘)。這樣，通過由分頻電路115進行分頻，即 使是一次相位移動為200ps這樣比較大的值，也能夠?qū)崿F(xiàn)-0.5%這樣 的微小的調(diào)制率。
如上所述，在時鐘生成電路100中，當(dāng)SSC開啟時，如圖ll所 示，頻率調(diào)制電路110輸出的時鐘信號CK—SSC的頻率，以每0.00625 %被呈臺階狀切換為25MHz (調(diào)制率0%)、 24.984MHz (調(diào)制率
-0.00625 0/。)、 24.968MHz (調(diào)制率-0.0125%)..... 24.875 MHz
(調(diào)制率-0.5% ).....24.968MHz(調(diào)制率:-0.0125% )、24.984MHz
(調(diào)制率-0.00625%)、 25MHz(調(diào)制率0%)…。由此，輸出時 鐘信號CKOUT在1.4925G-1.5GHz (0~ _0.5%調(diào)制)的范圍內(nèi)被 調(diào)制，實現(xiàn)頻譜的峰值減小。 (SSC關(guān)閉時的動作)
在SSC關(guān)閉(選擇信號SSC—EN = L電平)時，調(diào)制控制部112 將PICTRL[1:3]全部固定為L電平(即Codel )并輸出，并且輸出與 T模式對應(yīng)的時鐘選擇信號PHSEL[1:20]。
由此，相位細分化部113和時鐘選4奪部114總是以T才莫式進行動 作，如圖12所示，頻率調(diào)制電路110輸出的時鐘信號CK_SSC總是 恒定為25MHz (調(diào)制率0%)。即，從PLL電路120輸出的輸出時 鐘信號CKOUT為恒定的1.5GHz。
如上所述，在本實施方式中，能夠?qū)敵鰰r鐘信號選擇是否進行
頻率調(diào)制，因此例如LSI設(shè)計者或裝置(set)設(shè)計者能夠僅用選擇信 號來切換SSC開啟/關(guān)閉，從而任意地選擇SSC功能的有無。因此例 如在發(fā)送方安裝了時鐘生成電路100的LSI或DVD播放器等裝置的 連接對象(接收方)不對應(yīng)于SSC,在SSC開啟時連接性發(fā)生惡化的 情況下，能夠?qū)SC切換到關(guān)閉來使用。另外，能夠僅用LSI內(nèi)部的 電路來實現(xiàn)進行頻率調(diào)制時和未進行頻率調(diào)制時的LSI或裝置的驗 證，因而不需要為用于驗證而設(shè)置外置電路，能夠有效且低成本地實 現(xiàn)驗證。
另外，根據(jù)本實施方式，能夠在進行頻率調(diào)制時和未進行頻率調(diào) 制時，調(diào)整PLL電路120的特性，因此能夠減少PLL電路120內(nèi)的 電壓控制振蕩電路120d的存儲抖動。即，在本實施方式中，能夠兼 顧SSC開啟時的連接性提高和SSC關(guān)閉時的存儲抖動減少。
另夕卜，在切換PLL電路120的帶寬的情況下，當(dāng)僅切換電荷泵的 電流時，不僅PLL的帶寬甚至連相位余量都發(fā)生變化，但在本實施方 式中，切換電荷泵電路120b的電流量和低通濾波器120c的截止頻率 (具體而言，電阻值和電容值的各值)這兩者，因此相位余量也能保
持恒定。
《發(fā)明的實施方式1的變形例》
如圖13所示，也可以在時鐘生成電路100中追加可從外部讀寫 信息的寄存器部、和讀取該寄存器部的信息并生成選擇信號SSC一EN 后進行輸出的寄存器參照部。根據(jù)本結(jié)構(gòu)，例如可通過用軟件改寫寄 存器部的內(nèi)容來切換SSC開啟/關(guān)閉。
另外，也可以通過在上述寄存器部保持預(yù)定的值，從而選擇信號 SSC_EN被固定為預(yù)定的邏輯電平。由此，能夠?qū)⑼?一電路提供為SSC 專用的時鐘生成電路或無SSC功能的時鐘生成電路。 《發(fā)明的實施方式1的另一變形例》
也可以確認PLL電路120的鎖定后將SSC切換為開啟。具體而 言，如圖14所示，從PLL電路120中輸出表示上述PLL是否鎖定的 鎖定^r測信號(LOCKDET:例如為H時鎖定，為L時解除鎖定)，
設(shè)置以鎖定檢測信號和從外部輸入的選擇信號SSC_EN為輸入的與 電路，向頻率調(diào)制電路110輸入該與電路的輸出作為用于切換控制 SSC開啟關(guān)閉的信號。
根據(jù)本結(jié)構(gòu)，能夠保證穩(wěn)定的PLL電路的鎖定動作和系統(tǒng)的啟 動。另外，不需要實施了頻率調(diào)制時的鎖定過程的仿真，從而縮短設(shè) 計時間。
在上述的實施方式和變形例中，說明了 PICTRL[1:3]信號為3位 的信號來實現(xiàn)了 8灰階的頻率調(diào)制的例子，但頻率的分割數(shù)(量子數(shù)) 越多，頻率時間變化越接近于三角波形，頻譜的峰值的減小效果越大。
另外，當(dāng)相位細分化部113進行差動動作、時鐘選4奪部114進4亍 單獨(single)動作時，只要在相位細分化部113和時鐘選4奪部114 之間設(shè)置差動單獨轉(zhuǎn)換電路即可(在相位細分化部113和時鐘選擇部 114均進行差動動作或均進行單獨動作時，不需要轉(zhuǎn)換電路)。 《發(fā)明的實施方式2》
圖15是表示本發(fā)明實施方式2的時鐘生成電路200的結(jié)構(gòu)的框 圖。如圖15所示，時鐘生成電^各200包括PLL電路120、頻率調(diào)制 電路210、以及頻率調(diào)制檢測電路220。另外，時鐘生成電路200包 括輸入基準時鐘信號REFCK的端子、輸出輸出時鐘信號CKOUT的 端子、以及輸入復(fù)位信號RESET的端子。
頻率調(diào)制電路210按照輸入基準時鐘REFCK來生成時鐘信號， 并輸出作為時鐘信號CK—SSC。在本實施方式中，頻率調(diào)制電路210 是不同于PLL電路120、頻率調(diào)制檢測電路220的芯片的電路，是數(shù) 字方式的頻率調(diào)制電路。另外，頻率調(diào)制電路210生成的時鐘信號具 有進行頻率調(diào)制的情況和不進行頻率調(diào)制的情況。
頻率調(diào)制檢測電路220檢測頻率調(diào)制電路210生成的時鐘信號 CK—SSC是否進行頻率調(diào)制，當(dāng)時鐘信號CK—SSC進行頻率調(diào)制時， 輸出H電平的選擇信號SSC一EN,當(dāng)時鐘信號CK一SSC未進行頻率調(diào) 制時，輸出L電平的選擇信號SSC—EN。
圖16是表示頻率調(diào)制檢測電路220的結(jié)構(gòu)例的框圖。如圖16所
示，頻率調(diào)制檢測電路220包括觸發(fā)器221a~221e、觸發(fā)器222a~ 222e、與電5各223a 223c、或電路224、以及觸發(fā)器225。另外，頻 率調(diào)制檢測電路220被輸入了時鐘信號CK—SSC、基準時鐘信號 REFCK、以及復(fù)位信號RESET。
上述觸發(fā)器中的觸發(fā)器221a和觸發(fā)器222c是帶有置位功能的觸 發(fā)器，除此之外的觸發(fā)器是帶有復(fù)位功能的觸發(fā)器。
由上述的觸發(fā)器221a 221e構(gòu)成了以基準時鐘信號REFCK為觸 發(fā)器(D觸發(fā)器)的CK輸入的移位寄存器(REFCK移位寄存器)。 另外，由觸發(fā)器222a ~ 222e構(gòu)成了以時鐘信號CK—SSC為觸發(fā)器(D 觸發(fā)器)的CK輸入的移位寄存器(CK_SSC移位寄存器)。
(動作的概略)
作為時鐘生成電路200的整體動作，接收頻率調(diào)制電路210輸出 的時鐘信號CK一SSC,將時鐘信號CK一SSC輸出到PLL電路120和 頻率調(diào)制檢測電路220。 PLL電路120對時鐘信號CK_SSC進行時鐘 提高(clock up)并作為CKOUT輸出。此時，由頻率調(diào)制4全測電路 220 4全測是否對時鐘信號CK—SSC進行了調(diào)制，PLL電路120接收該 檢測結(jié)果。當(dāng)實施了調(diào)制時，PLL電路120的帶寬減小，當(dāng)未實施調(diào) 制時，PLL電路120的帶寬增大。
(頻率調(diào)制檢測電路220的動作)
在時鐘生成電路200中，初始狀態(tài)是復(fù)位信號RESET為H電平。 在這種情況下，在REFCK移位寄存器中，作為初始值僅從左開始第 1個觸發(fā)器221a的Q輸出為H電平，在CK—SSC移位寄存器中，作 為初始值，僅從左開始第3個觸發(fā)器222c的Q輸出為H電平。此時， 其他觸發(fā)器為復(fù)位狀態(tài)，Q輸出固定為L電平。
當(dāng)復(fù)位信號RESET變?yōu)長電平而解除復(fù)位時，移位寄存器開始 動作，當(dāng)未對時鐘信號CK一SSC實施調(diào)制時，構(gòu)成REFCK移位寄存 器的觸發(fā)器的Q輸出和構(gòu)成CK—SSC移位寄存器的觸發(fā)器的Q輸出 的H電平期間永遠不會發(fā)生重疊。因此，對構(gòu)成REFCK移位寄存器 的觸發(fā)器的Q輸出和構(gòu)成CK—SSC移位寄存器的觸發(fā)器的Q輸出進 行與運算的結(jié)果不會變?yōu)镠電平。即，選擇信號SSC—EN保持L電 平不變。
相反，當(dāng)對時鐘信號CK—SSC實施了調(diào)制時，由于引起頻率偏差， 在構(gòu)成REFCK移位寄存器的觸發(fā)器的Q輸出和構(gòu)成CK一SSC移位寄 存器的觸發(fā)器的Q輸出的H電平期間在某個時刻發(fā)生重疊。即，選 擇信號SSC—EN變?yōu)镠電平。
當(dāng)該選擇信號SSC—EN被輸入到PLL電路120時，按照選擇信 號SSC—EN調(diào)整PLL電路120的帶寬。因而，能夠根據(jù)是否對頻率 調(diào)制電路210輸出的時鐘信號CK_SSC實施頻率調(diào)制，來調(diào)整PLL 電路120的特性，能夠降低抖動。另外，上述頻率調(diào)制檢測電路220 是以用邏輯電平進行信號處理的全數(shù)字方式構(gòu)成的簡單結(jié)構(gòu)，因此能 夠以低功耗、且小面積來實現(xiàn)，也能夠易于進行工藝移植(migration )。
在上述各實施方式或各變形例中，對基于串行ATA接口標準生 成時鐘信號的裝置進行了說明，但本發(fā)明的應(yīng)用不限于此，由于可應(yīng) 對EMI等，因此只要是需要擴頻時鐘的時鐘生成電路就能夠應(yīng)用本 發(fā)明。
產(chǎn)業(yè)上的可利用性 本發(fā)明的時鐘生成電路能夠容易地切換SSC功能的開啟和關(guān)閉， 而且還具有即使開啟/關(guān)閉SSC功能、連續(xù)性也不會因抖動增大而惡 化這樣的效果，作為具有擴頻時鐘功能的時鐘生成電路等是有用的。
權(quán)利要求
1.一種時鐘生成電路，按照所輸入的基準時鐘信號來生成時鐘信號，其特征在于，具有頻率調(diào)制電路，其按照指示輸出未實施頻率調(diào)制的時鐘信號和實施了頻率調(diào)制的時鐘信號中的哪一個時鐘信號的選擇信號，并按照上述基準時鐘信號來生成未實施頻率調(diào)制的時鐘信號和實施了頻率調(diào)制的時鐘信號中的任一個時鐘信號。
2. 根據(jù)權(quán)利要求1所述的時鐘生成電路，其特征在于， 上述頻率調(diào)制電路包括多相時鐘生成電路，生成由多個時鐘信號構(gòu)成的多相時鐘信號， 上述多個時鐘信號彼此之間具有預(yù)定的相位差；相位細分化部，移動上述多相時鐘生成電路生成的多相時鐘信號 的相位來將其輸出；時鐘選擇部，從上述相位細分化部輸出的多相時鐘信號中選擇一 個時鐘信號并將其輸出；以及調(diào)制控制部，按照上述選擇信號選擇第 一控制模式和第二控制模 式中的任一種控制模式來控制由上述相位細分化部進行的相位移動 和由上述時鐘選擇部進行的時鐘信號選擇，其中，上述第一控制模式 固定由上述相位細分化部進行的相位移動和由上述時鐘選4奪部進行 的時鐘信號選擇，上述第二控制模式以預(yù)定的周期變更由上述相位細 分化部進行的相位移動和由上述時鐘選擇部進行的時鐘信號選擇。
3. 根據(jù)權(quán)利要求1所述的時鐘生成電路，其特征在于， 還包括PLL電路，該PLL電路被輸入由上述頻率調(diào)制電路輸出的時鐘信號，并且按照上述選擇信號來切換帶寬。
4. 根據(jù)權(quán)利要求3所述的時鐘生成電路，其特征在于，上述PLL電路被構(gòu)成為使上述選擇信號指示輸出實施了頻率調(diào) 制的時鐘信號時的帶寬小于輸入了未實施頻率調(diào)制的時鐘信號時的 帶寬。
5. 根據(jù)權(quán)利要求3所述的時鐘生成電路，其特征在于， 還包括可從外部讀寫的寄存器部；和讀取上述寄存器部的信息來生成上述選擇信號并將其輸出的寄 存器參照部。
6. 根據(jù)權(quán)利要求3所述的時鐘生成電路，其特征在于， 上述選擇信號被固定為預(yù)定的邏輯電平。
7. 根據(jù)權(quán)利要求3所述的時鐘生成電路，其特征在于， 上述PLL電路包括具有電阻器和電容元件的低通濾波器；和電荷泵，上述PLL電路被構(gòu)成為通過切換上述低通濾波器具有的電阻器 的電阻值和電容元件的電容值、以及上述電荷泵的電流量這兩者來切換帶寬。
8. 根據(jù)權(quán)利要求3所述的時鐘生成電路，其特征在于， 上述選擇信號在上述PLL電路實施了鎖定的情況下有效。
9. 根據(jù)權(quán)利要求1所述的時鐘生成電路，其特征在于， 還包括PLL電路，被輸入上述頻率調(diào)制電路輸出的時鐘信號，并且按照 所輸入的帶寬控制信號來切換帶寬；以及頻率調(diào)制檢須'J電路，檢觀'J是否對上述頻率調(diào)制電路輸出的時鐘信 號實施了頻率調(diào)制，并且向上述PLL電路輸出與檢測結(jié)果對應(yīng)的帶寬 控制信號。
10. 根據(jù)權(quán)利要求9所述的時鐘生成電路，其特征在于， 上述PLL電路被構(gòu)成為使上述帶寬控制信號指示了已實施頻率調(diào)制時的帶寬小于輸入了未實施頻率調(diào)制的時鐘信號時的帶寬。
11. 根據(jù)權(quán)利要求9所述的時鐘生成電路，其特征在于， 上述頻率調(diào)制檢測電路僅由數(shù)字電路構(gòu)成。
全文摘要
本發(fā)明提供一種時鐘生成電路。設(shè)置生成多相時鐘信號的多相時鐘生成電路(111)、對多相時鐘生成電路(111)輸出的多相時鐘信號的相位進行移動的相位細分化部(113)、從相位細分化部(113)輸出的時鐘信號中選擇一個時鐘信號的時鐘選擇部(114)。還設(shè)置接收分頻電路(115)的輸出的PLL電路(120)。并且，通過調(diào)制控制部(112)來控制由相位細分化部(113)進行的相位移動和由時鐘選擇部(114)進行的時鐘信號選擇，切換SSC的開啟和關(guān)閉，并且切換PLL電路(120)的帶寬。
文檔編號H03L7/18GK101356735SQ20068005091
公開日2009年1月28日 申請日期2006年11月30日 優(yōu)先權(quán)日2006年1月11日
發(fā)明者江淵剛志 申請人:松下電器產(chǎn)業(yè)株式會社