專利名稱：測(cè)試電路、延遲電路、時(shí)鐘發(fā)生電路和圖像傳感器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于評(píng)價(jià)PLL電路等所發(fā)生的時(shí)鐘信號(hào)的定時(shí)精度的測(cè)試電路，特別是，涉及可高精度地測(cè)試時(shí)鐘信號(hào)的跳動(dòng)的嵌入型測(cè)試電路。另外，本發(fā)明涉及配備了該測(cè)試電路的PLL電路等的時(shí)鐘發(fā)生電路和圖像傳感器，還涉及使用于該測(cè)試電路中的延遲電路。
背景技術(shù)：
在高速圖像處理等領(lǐng)域，使用跳動(dòng)少的高精度的時(shí)鐘信號(hào)來(lái)高速傳送數(shù)據(jù)的要求正持續(xù)增強(qiáng)。例如，在移動(dòng)電話中，就要求以400Mbps進(jìn)行圖像數(shù)據(jù)通信的器件。另一方面，作為發(fā)生該高速數(shù)據(jù)通信用的時(shí)鐘信號(hào)的電路，廣泛地利用了使基準(zhǔn)時(shí)鐘倍增以發(fā)生高速時(shí)鐘的PLL(鎖相環(huán))電路，但在PLL電路所發(fā)生的時(shí)鐘信號(hào)中，由于發(fā)生跳動(dòng)(時(shí)鐘信號(hào)的搖動(dòng))，所以該高速數(shù)據(jù)通信用的時(shí)鐘信號(hào)的定時(shí)精度就依賴于PLL電路的定時(shí)精度。
因此，為了保證該高速數(shù)據(jù)通信中的定時(shí)精度，必須以例如100ps以下的高精度來(lái)測(cè)試其中所用的PLL電路的定時(shí)精度。在PLL電路的跳動(dòng)等的定時(shí)精度的測(cè)量中，一般使用高性能的模擬LSI測(cè)試儀和計(jì)量設(shè)備等外接的測(cè)量裝置，但在該外接的測(cè)量裝置中，為了用100ps以下的高精度進(jìn)行測(cè)試，測(cè)量精度是不足的。因此，在日本專利特開(kāi)2003-121505號(hào)公報(bào)(以下，稱為公知文獻(xiàn)1)中，提出了可用只有邏輯電路的結(jié)構(gòu)來(lái)高精度地測(cè)試PLL電路的跳動(dòng)等的測(cè)試電路和測(cè)試方法。
公知文獻(xiàn)1中所公開(kāi)的測(cè)試電路如果參照公知文獻(xiàn)1的圖8，可使對(duì)延遲量進(jìn)行可變控制的延遲電路(由基準(zhǔn)延遲和可調(diào)延遲構(gòu)成)嵌入測(cè)試電路內(nèi)部，通過(guò)檢測(cè)出采用延遲電路使PLL電路所具備的VCO(壓控振蕩器)的輸出信號(hào)延遲了1個(gè)周期的信號(hào)與VCO的信號(hào)的定時(shí)差，得到可進(jìn)行緊接在VCO的輸出后的跳動(dòng)測(cè)量的電路結(jié)構(gòu)。另外，通過(guò)檢測(cè)出采用延遲電路使VCO的輸出信號(hào)延遲了半個(gè)周期的信號(hào)與VCO的信號(hào)的定時(shí)差，得到也可進(jìn)行在VCO的輸出信號(hào)的從上升沿到下降沿的區(qū)間或者從下降沿到上升沿的區(qū)間的跳動(dòng)測(cè)量的電路結(jié)構(gòu)。進(jìn)而，VCO的輸出的占空比也可在不改變電路結(jié)構(gòu)的前提下根據(jù)跳動(dòng)測(cè)量結(jié)果的值而計(jì)算出來(lái)。
如上所述，公知文獻(xiàn)1中所公開(kāi)的測(cè)試電路和測(cè)試方法可高精度地測(cè)試PLL電路的跳動(dòng)等，但為了保證其高精度，如何高精度地調(diào)整延遲電路(基準(zhǔn)延遲和可調(diào)延遲)的延遲時(shí)間成為重要的課題。但是，在公知文獻(xiàn)1中，沒(méi)有公開(kāi)涉及延遲電路中延遲時(shí)間的調(diào)整方法的具體電路結(jié)構(gòu)等。
一般來(lái)說(shuō)，PLL電路多與邏輯電路一起嵌入到1塊芯片中，當(dāng)誼測(cè)試電路的延遲電路也在同一芯片上構(gòu)成的情況下，根據(jù)邏輯電路構(gòu)成延遲電路時(shí)，在電路設(shè)計(jì)上就很方便。
圖10中示出了由邏輯電路構(gòu)成的延遲電路的電路結(jié)構(gòu)例。圖10中所示的電路例可以構(gòu)成為在構(gòu)成延遲電路的一部分的可變延遲電路50中，將以2個(gè)倒相電路為1個(gè)單元的延遲元件51連接成4級(jí)串聯(lián)，用選擇器52擇一選擇來(lái)自各延遲元件51的4路輸出信號(hào)。將該可變延遲電路50進(jìn)而連接成多級(jí)(例如16級(jí))串聯(lián)，構(gòu)成延遲電路內(nèi)的整個(gè)可變延遲電路部。借助于該電路結(jié)構(gòu)，通過(guò)由用于調(diào)整延遲時(shí)間的控制信號(hào)來(lái)切換由選擇器52所進(jìn)行的輸出信號(hào)的選擇，從而使插入信號(hào)路徑的延遲元件51的級(jí)數(shù)發(fā)生變化，可以調(diào)整可變延遲電路50的從輸入到輸出的延遲時(shí)間。
但是，在可變延遲電路50的從輸入到輸出的延遲時(shí)間中，除了插入信號(hào)路徑的延遲元件51的級(jí)數(shù)部分的延遲時(shí)間以外，還包含可變延遲電路50內(nèi)的信號(hào)布線和選擇器52的延遲時(shí)間。在此處，應(yīng)注意到在切換了選擇器52的選擇的情況下，各延遲元件51的輸出信號(hào)的信號(hào)布線和選擇器52內(nèi)的信號(hào)路徑由于按每個(gè)輸出信號(hào)而不同，所以可變延遲電路50內(nèi)的信號(hào)布線和選擇器52的延遲時(shí)間具有依賴于選擇器52的選擇而變化的可能性。特別是，在測(cè)試應(yīng)用于上述高速數(shù)據(jù)通信中的PLL電路的定時(shí)精度的情況下，必須用100ps以下的高精度進(jìn)行測(cè)試，需要可控制20ps左右的測(cè)試分辨率的延遲元件，不能忽視上述信號(hào)布線和選擇器52的延遲時(shí)間的離散。
可是，作為左右公知文獻(xiàn)1中所公開(kāi)的測(cè)試電路和測(cè)試方法的性能的要素，可舉出以下各點(diǎn)可變延遲電路50的分辨率直接成為測(cè)試分辨率；對(duì)可變延遲電路50的延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間的單調(diào)性，即，在使設(shè)定值增減的情況下延遲時(shí)間單調(diào)地增減；以及實(shí)際的延遲時(shí)間測(cè)量中的環(huán)形振蕩器的振蕩周期的占空比為50％(高電平期間與低電平期間之比為1∶1)，即輸入到延遲電路的上升信號(hào)的延遲時(shí)間與下降信號(hào)的延遲時(shí)間相等。但是，在由現(xiàn)有的邏輯電路構(gòu)成的延遲電路中，產(chǎn)生了以下3個(gè)問(wèn)題1)分辨率的不足、2)非單調(diào)性、3)占空誤差(從占空比50％的離散)。以下，說(shuō)明各個(gè)問(wèn)題。
1)關(guān)于分辨率不足，由于可變延遲電路50中的延遲時(shí)間的分辨率以延遲元件51的2級(jí)倒相電路部分的門延遲為基礎(chǔ)，所以分辨率變得不足。進(jìn)而，在以圖10例示的門延遲為基礎(chǔ)的電路結(jié)構(gòu)中，如上所述，信號(hào)布線和選擇器52的延遲時(shí)間的離散，進(jìn)而因延遲元件51與選擇器52的信號(hào)轉(zhuǎn)移的方向的不同而造成的延遲時(shí)間的離散成為設(shè)計(jì)上的誤差，抑制這些離散以提高分辨率的電路設(shè)計(jì)是極其困難的。另外，由于2級(jí)倒相電路部分的門延遲規(guī)定了可測(cè)試部分，所以從原理上不可能實(shí)現(xiàn)倒相電路的門延遲以下的分辨率。
2)關(guān)于非單調(diào)性，對(duì)于延遲時(shí)間設(shè)定值，在實(shí)際的延遲時(shí)間不是線性、單調(diào)變化的情況下，這些就成為了測(cè)量誤差的主要原因。以下，參照?qǐng)D11～圖13，說(shuō)明單調(diào)性的必要性。
首先，參照?qǐng)D11簡(jiǎn)單地說(shuō)明由在公知文獻(xiàn)1中所公開(kāi)的測(cè)試電路和測(cè)試方法所引起的跳動(dòng)的分析方法。在此處，假定是保證單調(diào)性的情況，圖11的橫軸的延遲時(shí)間設(shè)定值可置換為實(shí)際的延遲時(shí)間。一邊一點(diǎn)一點(diǎn)改變延遲電路的延遲時(shí)間設(shè)定值，一邊對(duì)每個(gè)設(shè)定值多次用相位比較器將PLL電路的輸出信號(hào)的上升定時(shí)與用延遲電路使之延遲1個(gè)周期后的延遲信號(hào)的上升定時(shí)進(jìn)行比較，例如，用次數(shù)計(jì)數(shù)器對(duì)在PLL電路的輸出信號(hào)的上升定時(shí)慢于延遲信號(hào)的上升定時(shí)的情況下的比較結(jié)果輸出進(jìn)行計(jì)數(shù)，使計(jì)數(shù)值與延遲時(shí)間設(shè)定值相關(guān)聯(lián)。示意性示出了誼相關(guān)聯(lián)的結(jié)果者為圖11。點(diǎn)A表示在即使受到跳動(dòng)的影響PLL電路的輸出信號(hào)的上升定時(shí)也快于100％延遲信號(hào)的上升定時(shí)的情況下的延遲時(shí)間設(shè)定值的最大值，相當(dāng)于考慮到跳動(dòng)的情況下的1個(gè)周期部分的延遲時(shí)間的最小值Tmin。反之，點(diǎn)C表示在即使受到跳動(dòng)的影響PLL電路的輸出信號(hào)的上升定時(shí)也慢于100％延遲信號(hào)的上升定時(shí)的情況下的延遲時(shí)間設(shè)定值的最小值，相當(dāng)于考慮到跳動(dòng)的情況下的1個(gè)周期部分的延遲時(shí)間的最大值Tmax。另外，位于點(diǎn)A與點(diǎn)C之間的點(diǎn)B表示在受到跳動(dòng)的影響后PLL電路的輸出信號(hào)的上升定時(shí)或快于延遲信號(hào)的上升定時(shí)、或慢于延遲信號(hào)的上升定時(shí)的狀態(tài)。因此，跳動(dòng)用計(jì)數(shù)值0的點(diǎn)A的延遲時(shí)間Tmin與計(jì)數(shù)值100％的點(diǎn)C的延遲時(shí)間Tmax之差(Tmax-Tmin)求得。
在此處，點(diǎn)A和點(diǎn)C必須只從延遲時(shí)間設(shè)定值和計(jì)數(shù)值這2個(gè)項(xiàng)目確定。也就是說(shuō)，參照?qǐng)D12進(jìn)行說(shuō)明時(shí)，在計(jì)數(shù)值0的點(diǎn)存在于3個(gè)部位(A1、A2、A3)的情況下，利用單調(diào)性，當(dāng)緩慢增大延遲時(shí)間設(shè)定值(在圖中，向下方向移動(dòng))時(shí)，則實(shí)際的延遲時(shí)間也隨之單調(diào)增加，轉(zhuǎn)移成A1、A2、A3、B1…。當(dāng)移動(dòng)至第4個(gè)點(diǎn)B1時(shí)，由于起初計(jì)數(shù)值大于0，所以點(diǎn)B1緊前面的點(diǎn)A3可判斷為點(diǎn)A。進(jìn)而，如果緩慢增大延遲時(shí)間設(shè)定值，則實(shí)際的延遲時(shí)間也單調(diào)增加，在點(diǎn)B1以后，轉(zhuǎn)移成B4、B5、C1、C2、C3…。在點(diǎn)B1至B5之間，雖然計(jì)數(shù)值大于0小于100％，但如果從點(diǎn)B5轉(zhuǎn)移至點(diǎn)C1，則由于起初計(jì)數(shù)值為100％，所以點(diǎn)C1可判斷為點(diǎn)C。由此，可從點(diǎn)A3處的延遲時(shí)間與點(diǎn)C1處的延遲時(shí)間之差求得跳動(dòng)。再有，也可不緩慢增大延遲時(shí)間設(shè)定值，而是取而代之地使之以緩慢減小的方式變化。
可是，如圖13所示，當(dāng)延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間的單調(diào)性遭到破壞時(shí)，圖11所示的點(diǎn)A和點(diǎn)C就不能從延遲時(shí)間設(shè)定值和計(jì)數(shù)值簡(jiǎn)單地確定。在圖13所示的例子中，在點(diǎn)A1至點(diǎn)B4之間雖然維持了單調(diào)性，但由于在點(diǎn)C1至點(diǎn)C4之間單調(diào)性遭到破壞，所以當(dāng)漸次緩慢增大延遲時(shí)間設(shè)定值時(shí)，起初計(jì)數(shù)值成為100％的點(diǎn)是C4，因此實(shí)際的點(diǎn)C應(yīng)為C1，可是誤將點(diǎn)C4判斷為點(diǎn)C。由此，得到將跳動(dòng)評(píng)價(jià)為過(guò)大的結(jié)果。這樣，當(dāng)在延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間沒(méi)有單調(diào)性時(shí)，則上述分析方法的算法會(huì)露出破綻，正確的測(cè)量變得困難。
3)關(guān)于占空誤差，在延遲電路中的對(duì)上升信號(hào)的延遲時(shí)間與對(duì)下降信號(hào)的延遲時(shí)間之差較大的情況下，測(cè)量誤差增大。在圖11所示的跳動(dòng)測(cè)量中必須求得點(diǎn)A和點(diǎn)C的各延遲時(shí)間設(shè)定值中的實(shí)際的延遲時(shí)間，由延遲電路構(gòu)成環(huán)形振蕩器并求得延遲電路的振蕩周期T，從該振蕩周期T求得所希望的延遲時(shí)間。如圖14所示，在假定為由可變延遲電路和1級(jí)倒相器構(gòu)成的環(huán)形振蕩器的情況下，就可變延遲電路的輸入端IN的電壓波形和可變延遲電路的輸出端OUT的電壓波形而言，可知由于用1級(jí)倒相器使信號(hào)電平反相，所以輸出端OUT的電壓波形的高電平期間Th成為輸入端IN處的對(duì)下降信號(hào)的延遲時(shí)間T2，輸出端OUT的電壓波形的低電平期間T1成為輸入端IN處的對(duì)上升信號(hào)的延遲時(shí)間T1，振蕩周期T成為對(duì)上升信號(hào)的延遲時(shí)間T1與對(duì)下降信號(hào)的延遲時(shí)間T2之和(T1+T2＝T)。也就是說(shuō)，如果存在對(duì)延遲電路的信號(hào)轉(zhuǎn)移的非對(duì)稱性，則環(huán)形振蕩器的振蕩波形的占空比就不是1∶1，即T1≠T2，不能從振蕩周期T唯一性地求得延遲時(shí)間T1或延遲時(shí)間T2。可是，點(diǎn)A和點(diǎn)C的各延遲時(shí)間設(shè)定值中的實(shí)際延遲時(shí)間由于必須作為延遲時(shí)間T1或T2中的某一方求出，所以為了方便起見(jiàn)，假定T1＝T2從而算出環(huán)形振蕩器的振蕩周期T的2分之1的值作為延遲時(shí)間T1或T2。其結(jié)果是，根據(jù)延遲電路中的對(duì)上升信號(hào)的延遲時(shí)間與對(duì)下降信號(hào)的延遲時(shí)間之差，在點(diǎn)A和點(diǎn)C的實(shí)際的延遲時(shí)間的測(cè)量中，產(chǎn)生|T1-T2|/2的誤差。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問(wèn)題而進(jìn)行的，其目的在于，提供一種測(cè)試電路，其能夠以高分辨率并且以高精度評(píng)價(jià)在PLL電路等中發(fā)生的時(shí)鐘信號(hào)的跳動(dòng)等的定時(shí)精度。
用于達(dá)到上述目的的本發(fā)明的測(cè)試電路的第1特征在于，該測(cè)試電路包括延遲電路，能夠控制延遲時(shí)間；相位比較電路，將測(cè)試對(duì)象的上述時(shí)鐘信號(hào)的相位與用上述延遲電路使上述時(shí)鐘信號(hào)延遲后的延遲時(shí)鐘信號(hào)的相位進(jìn)行比較；次數(shù)計(jì)數(shù)器，將對(duì)于來(lái)自上述相位比較電路的規(guī)定比較結(jié)果的輸出次數(shù)進(jìn)行計(jì)數(shù)；信號(hào)切換電路，將輸入到上述延遲電路的信號(hào)從上述時(shí)鐘信號(hào)切換為經(jīng)由上述延遲電路的滿足振蕩條件的延遲信號(hào)，形成環(huán)形振蕩器；以及頻率測(cè)量電路，測(cè)量在用上述信號(hào)切換電路形成上述環(huán)形振蕩器時(shí)的振蕩頻率，上述延遲電路包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，上述可變延遲單元的延遲時(shí)間構(gòu)成為能夠進(jìn)行分別控制。
按照上述第1特征，由于可用相位比較電路將測(cè)試對(duì)象的時(shí)鐘信號(hào)與延遲時(shí)鐘信號(hào)的相位進(jìn)行比較，并用次數(shù)計(jì)數(shù)器將對(duì)來(lái)自相位比較電路的規(guī)定比較結(jié)果的輸出次數(shù)進(jìn)行計(jì)數(shù)，所以能夠正確地導(dǎo)出用于導(dǎo)出時(shí)鐘信號(hào)的跳動(dòng)的次數(shù)計(jì)數(shù)器的計(jì)數(shù)值為0且延遲時(shí)間設(shè)定值為最大的點(diǎn)和同一計(jì)數(shù)值為100％且延遲時(shí)間設(shè)定值為最小的點(diǎn)的各延遲時(shí)間，能夠以高分辨率并且高精度地評(píng)價(jià)時(shí)鐘信號(hào)的定時(shí)精度。再有，為了求得相對(duì)于延遲時(shí)間設(shè)定值的實(shí)際的延遲時(shí)間，將信號(hào)切換電路進(jìn)行切換從而形成由延遲電路構(gòu)成的環(huán)形振蕩器，根據(jù)其振蕩周期導(dǎo)出延遲時(shí)間。在此處，因?yàn)闉榱耸弓h(huán)形振蕩器振蕩，在將環(huán)形振蕩器循環(huán)1周的振蕩路徑上倒相電路必須是奇數(shù)級(jí)，所以在延遲電路為偶數(shù)級(jí)的情況下，在延遲電路的輸出與信號(hào)切換電路之間倒相電路必須是1級(jí)，而在延遲電路為奇數(shù)級(jí)的情況下，則無(wú)需添加這樣的倒相器。
具體地說(shuō)，延遲電路包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，由于該可變延遲單元的延遲時(shí)間構(gòu)成為可被進(jìn)行分別控制或可按被劃分為多個(gè)的各組進(jìn)行控制的方式，所以可變延遲單元的延遲時(shí)間的控制幅度為整個(gè)延遲電路的分辨率，因此比起使用以現(xiàn)有的門延遲為基礎(chǔ)的延遲元件的情況，能夠提高分辨率。例如，在用延遲大和延遲小的2個(gè)階段來(lái)控制可變延遲單元的延遲時(shí)間的情況下，由于延遲大和延遲小的各延遲時(shí)間之差為分辨率，所以比起現(xiàn)有的可變延遲單元的延遲時(shí)間本身為分辨率的情況，能夠大幅度得到改善。
再有，不管延遲時(shí)間設(shè)定值如何，由于可變延遲電路部是將相同的可變延遲單元多級(jí)串聯(lián)連接而形成，所以輸入到延遲電路的時(shí)鐘信號(hào)經(jīng)由全部的可變延遲單元，延遲電路中的信號(hào)路徑變?yōu)楹愣?，因此能夠高度地確保延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間的單調(diào)性，并且還能維持線性。
再有，上述某個(gè)特征的測(cè)試電路的第2特征在于，上述可變延遲單元構(gòu)成為能夠?qū)?個(gè)以上的延遲時(shí)間進(jìn)行擇一性選擇。
按照上述第2特征，由于可變延遲單元的延遲時(shí)間以離散方式而被設(shè)定，所以能夠由邏輯信號(hào)來(lái)設(shè)定延遲時(shí)間，能夠由邏輯電路來(lái)構(gòu)成進(jìn)行延遲時(shí)間的設(shè)定控制的控制電路。此時(shí)，2個(gè)以上的延遲時(shí)間之差為測(cè)試分辨率。
再有，上述任一特征的測(cè)試電路的第3特征在于，上述可變延遲單元構(gòu)成為將具有能夠控制電流驅(qū)動(dòng)能力的可控元件的倒相電路2級(jí)串聯(lián)連接。
按照上述第3特征，由于可變延遲單元構(gòu)成為將倒相電路2級(jí)串聯(lián)連接，所以通過(guò)用各倒相電路將電流驅(qū)動(dòng)能力調(diào)整為相同，可消除占空誤差，也就是說(shuō)，可使對(duì)輸入到各可變延遲單元的上升信號(hào)和下降信號(hào)的延遲時(shí)間相等或大致相等，作為結(jié)果，可使在延遲電路的兩個(gè)信號(hào)中延遲時(shí)間相等或大致相等。其結(jié)果是，在形成環(huán)形振蕩器以測(cè)量相對(duì)于任意的延遲時(shí)間設(shè)定值的實(shí)際的延遲時(shí)間的情況下，振蕩周期的占空比為50％或大致為50％，能夠?qū)С稣_的延遲時(shí)間，能夠以更高精度評(píng)價(jià)時(shí)鐘信號(hào)的定時(shí)精度。
再有，上述第3特征的測(cè)試電路的第4特征在于，上述可控元件為MOSFET，上述可控元件的電流驅(qū)動(dòng)能力用上述可控元件的柵極輸入電壓進(jìn)行控制。
再有，上述第3特征的測(cè)試電路的第5特征在于，上述可控元件為MOSFET，上述可控元件的電流驅(qū)動(dòng)能力用上述可控元件的背柵極電壓進(jìn)行控制。
再有，上述第3至第5的任一特征的測(cè)試電路的第6特征在于，上述倒相電路包括多個(gè)上述可控元件。
再有，上述第3至第6的任一特征的測(cè)試電路的第7特征在于，在上述倒相電路的每一個(gè)中，上述可控元件的上述電流驅(qū)動(dòng)能力用3值電平以上的控制信號(hào)進(jìn)行多級(jí)控制。
再有，上述第3至第6的任一特征的測(cè)試電路的第8特征在于，在上述倒相電路的每一個(gè)中，上述可控元件的上述電流驅(qū)動(dòng)能力用2值電平的控制信號(hào)進(jìn)行2級(jí)控制。
再有，上述第3至第8的任一特征的測(cè)試電路的第9特征在于，上述可控元件為N溝道MOSFET。
按照上述第4至第9的任一特征，能夠以具體方式構(gòu)成可實(shí)現(xiàn)高分辨率、單調(diào)性、占空比50％的延遲電路。
特別是，按照第6或第7特征，由于可多級(jí)控制可變延遲單元的延遲時(shí)間，所以能夠用少級(jí)數(shù)的可變延遲單元來(lái)確保整個(gè)延遲電路中的延遲時(shí)間的變動(dòng)幅度。
再有，上述任一特征的測(cè)試電路的第10特征在于，該測(cè)試電路與發(fā)生測(cè)試對(duì)象的上述時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路形成在同一襯底上。
按照上述第10特征，由于測(cè)試電路被內(nèi)置在內(nèi)置了時(shí)鐘發(fā)生電路的LSI內(nèi)，所以可構(gòu)成BIST電路，使不依賴于外接的測(cè)試單元的內(nèi)置型自測(cè)試成為可能，使高精度的測(cè)量成為可能。
本發(fā)明的時(shí)鐘發(fā)生電路是用PLL電路發(fā)生時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路，其特征在于，包括以上述時(shí)鐘信號(hào)為測(cè)試對(duì)象的上述第1至第9的任一特征的測(cè)試電路的全部或至少包含上述延遲電路的一部分。
按照上述特征的時(shí)鐘發(fā)生電路，由于包括上述第1至第9的任一特征的測(cè)試電路的全部或至少包含上述延遲電路的一部分，所以能夠發(fā)揮上述第1至第9的任一特征的測(cè)試電路的作用效果，從而能夠以高分辨率并且以高精度評(píng)價(jià)時(shí)鐘發(fā)生電路所發(fā)生的時(shí)鐘信號(hào)的定時(shí)精度。
本發(fā)明的圖像傳感器是包括光傳感器、存儲(chǔ)上述光傳感器的輸出數(shù)據(jù)的存儲(chǔ)單元、發(fā)送用上述存儲(chǔ)單元存儲(chǔ)的上述輸出數(shù)據(jù)的發(fā)送單元、以及發(fā)生控制上述光傳感器、上述存儲(chǔ)單元和上述發(fā)送單元的各動(dòng)作的時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路而成的圖像傳感器，其特征在于，發(fā)生至少控制上述發(fā)送單元的動(dòng)作的時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路是上述特征的時(shí)鐘發(fā)生電路。
按照上述特征的圖像傳感器，由于發(fā)生至少控制上述發(fā)送單元的動(dòng)作的時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路包括上述第1至第9的任一特征的測(cè)試電路的全部或至少包含上述延遲電路的一部分，所以能夠發(fā)揮上述第1至第9的任一特征的測(cè)試電路的作用效果，從而能夠以高分辨率并且以高精度評(píng)價(jià)時(shí)鐘發(fā)生電路所發(fā)生的時(shí)鐘信號(hào)的定時(shí)精度。其結(jié)果是，能夠以高分辨率并且以高精度評(píng)價(jià)圖像傳感器的性能。
本發(fā)明的延遲電路是可控制延遲時(shí)間的延遲電路，其第1特征在于，包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，上述可變延遲單元的延遲時(shí)間構(gòu)成為能夠進(jìn)行分別控制或能夠按被劃分為多個(gè)的各組進(jìn)行控制。
上述第1特征的延遲電路包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，由于該可變延遲單元的延遲時(shí)間以可被進(jìn)行分別控制或可按被劃分為多個(gè)的各組進(jìn)行控制的方式構(gòu)成，所以可變延遲單元的延遲時(shí)間的控制幅度為整個(gè)延遲電路中的分辨率，因此與使用以現(xiàn)有的門延遲為基礎(chǔ)的延遲元件的延遲電路相比，能夠提高分辨率。例如，在用延遲大和延遲小的2個(gè)階段來(lái)控制可變延遲單元的延遲時(shí)間的情況下，由于延遲大和延遲小的各延遲時(shí)間之差為分辨率，所以比起現(xiàn)有的可變延遲單元的延遲時(shí)間本身為分辨率的情況，能夠大幅度得到改善。
再有，不管延遲時(shí)間設(shè)定值如何，由于可變延遲電路部是將相同的可變延遲單元多級(jí)串聯(lián)連接而形成，所以輸入到延遲電路的時(shí)鐘信號(hào)經(jīng)由全部的可變延遲單元，延遲電路中的信號(hào)路徑變?yōu)楹愣?，從而能夠高度地確保延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間的單調(diào)性，并且還能維持線性。
再有，上述第1特征的延遲電路的第2特征在于，上述可變延遲單元構(gòu)成為能夠?qū)?個(gè)以上的延遲時(shí)間進(jìn)行擇一性選擇。
按照上述第2特征的延遲電路，由于可變延遲單元的延遲時(shí)間以離散方式而被設(shè)定，所以能夠由邏輯信號(hào)來(lái)設(shè)定延遲時(shí)間，能夠由邏輯電路來(lái)構(gòu)成進(jìn)行延遲時(shí)間的設(shè)定控制的控制電路。此時(shí)，2個(gè)以上的延遲時(shí)間之差為延遲時(shí)間的分辨率。
再有，上述第1或第2特征的延遲電路的第3特征在于，上述可變延遲單元構(gòu)成為將具有能夠控制電流驅(qū)動(dòng)能力的可控元件的倒相電路2級(jí)串聯(lián)連接。
按照上述第3特征的延遲電路，由于可變延遲單元構(gòu)成為將倒相電路2級(jí)串聯(lián)連接，所以通過(guò)用各倒相電路將電流驅(qū)動(dòng)能力調(diào)整為相同，可使對(duì)輸入到各可變延遲單元的上升信號(hào)和下降信號(hào)的延遲時(shí)間相等或大致相等，作為結(jié)果可使在延遲電路的兩個(gè)信號(hào)中延遲時(shí)間相等或大致相等。


圖1是將本發(fā)明測(cè)試電路的一種實(shí)施方式中的概略方框結(jié)構(gòu)與生成測(cè)試對(duì)象的時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路一起示出的框圖。
圖2是示出本發(fā)明延遲電路的一種實(shí)施方式中可變延遲電路部的電路結(jié)構(gòu)例的電路圖。
圖3是示出本發(fā)明延遲電路的一種實(shí)施方式中倒相電路的電路結(jié)構(gòu)例的電路圖。
圖4是示出本發(fā)明延遲電路的一種實(shí)施方式中設(shè)定延遲時(shí)間的設(shè)定信號(hào)與63級(jí)的各可變延遲單元的延遲時(shí)間的關(guān)系的表。
圖5是示出本發(fā)明圖像傳感器的一種實(shí)施方式中概略的方框結(jié)構(gòu)的框圖。
圖6是示出本發(fā)明延遲電路的另一實(shí)施方式中倒相電路的電路結(jié)構(gòu)例(第2電路結(jié)構(gòu)例)的電路圖。
圖7是示出本發(fā)明延遲電路的另一實(shí)施方式中倒相電路的電路結(jié)構(gòu)例(第3電路結(jié)構(gòu)例)的電路圖。
圖8是示出本發(fā)明延遲電路的另一實(shí)施方式中倒相電路的電路結(jié)構(gòu)例(第4電路結(jié)構(gòu)例)的電路圖。
圖9是示出本發(fā)明延遲電路的另一實(shí)施方式中倒相電路的電路結(jié)構(gòu)例(第5電路結(jié)構(gòu)例)的電路圖。
圖10是示出在現(xiàn)有測(cè)試電路中使用的延遲電路的電路結(jié)構(gòu)例的邏輯電路圖。
圖11是說(shuō)明使用了公知文獻(xiàn)1中公開(kāi)的測(cè)試電路的跳動(dòng)測(cè)量方法的圖。
圖12是就維持延遲電路的單調(diào)性的情況說(shuō)明使用了公知文獻(xiàn)1中公開(kāi)的測(cè)試電路的跳動(dòng)測(cè)量方法的圖。
圖13是就未維持延遲電路的單調(diào)性的情況說(shuō)明使用了公知文獻(xiàn)1中公開(kāi)的測(cè)試電路的跳動(dòng)測(cè)量方法的圖。
圖14是示出用于說(shuō)明延遲電路的占空誤差的環(huán)形振蕩器的電路結(jié)構(gòu)與可變延遲電路的輸入端和輸出端的電壓波形的圖。
具體實(shí)施例方式
下面，根據(jù)

本發(fā)明測(cè)試電路(以下，適當(dāng)簡(jiǎn)稱為“本發(fā)明電路”)的實(shí)施方式。
<第1實(shí)施方式>
圖1是示出本發(fā)明電路10的電路結(jié)構(gòu)和用PLL電路構(gòu)成了發(fā)生成為本發(fā)明電路10評(píng)價(jià)對(duì)象的時(shí)鐘信號(hào)S0的時(shí)鐘發(fā)生電路30的情況下的電路結(jié)構(gòu)的框圖。在本實(shí)施方式中，假定本發(fā)明電路10和時(shí)鐘發(fā)生電路30是在同一半導(dǎo)體襯底上形成并內(nèi)置于1決LSI芯片中的情況。
如圖1所示，本發(fā)明電路10包括本發(fā)明的延遲電路11、相位比較電路12、次數(shù)計(jì)數(shù)器13、信號(hào)切換電路14和頻率測(cè)量電路15而構(gòu)成。
延遲電路11是本發(fā)明電路10中的特征部分，包括基本延遲電路部16、可變延遲電路部17和控制電路18，其特征在于可變延遲電路部17的電路結(jié)構(gòu)。如圖2所示，可變延遲電路部17是將由2級(jí)倒相電路19構(gòu)成的可變延遲單元20連接成63級(jí)串聯(lián)而構(gòu)成。再有，倒相電路是使輸入信號(hào)電平反相后輸出的邏輯門。可變延遲單元20的各倒相電路19是相同的電路結(jié)構(gòu)，包括可控制電流驅(qū)動(dòng)能力的可控元件而構(gòu)成，可從2個(gè)以上的離散方式的延遲時(shí)間中擇一地選擇可變延遲單元20的延遲時(shí)間而構(gòu)成。倒相電路19的具體的電路結(jié)構(gòu)將在后面另行敘述?？刂齐娐?8根據(jù)來(lái)自外部的設(shè)定信號(hào)S2，對(duì)基本延遲電路部16和可變延遲電路部17進(jìn)行各自的延遲時(shí)間的設(shè)定控制。
在將各可變延遲單元20的延遲時(shí)間分別設(shè)定成最短的延遲時(shí)間(Tf)的情況下，可變延遲電路部17的延遲時(shí)間為(63×Tf)，與基本延遲電路部16的延遲時(shí)間Tb的合計(jì)(Tb+63×Tf)為延遲電路11的基礎(chǔ)延遲時(shí)間，將其設(shè)定成稍短于評(píng)價(jià)對(duì)象的時(shí)鐘信號(hào)的半個(gè)周期或1個(gè)周期。在此處，優(yōu)選方式是形成如下的電路結(jié)構(gòu)在進(jìn)行半個(gè)周期或1個(gè)周期的切換的情況下，通過(guò)來(lái)自控制電路18的控制，調(diào)整基本延遲電路部16的延遲時(shí)間Tb。
相位比較電路12是用于比較測(cè)試對(duì)象的時(shí)鐘信號(hào)S0的相位與用延遲電路11使時(shí)鐘信號(hào)S0延遲后的延遲時(shí)鐘信號(hào)S1的相位的電路，在本實(shí)施方式中，由D型觸發(fā)器構(gòu)成。具體地說(shuō)，時(shí)鐘信號(hào)S0被輸入到D型觸發(fā)器的數(shù)據(jù)輸入端子D，延遲時(shí)鐘信號(hào)S1被輸入到D型觸發(fā)器的時(shí)鐘輸入端子CK，D型觸發(fā)器的數(shù)據(jù)輸出端子Q與次數(shù)計(jì)數(shù)器13的輸入端連接。按照該結(jié)構(gòu)，D型觸發(fā)器12根據(jù)延遲時(shí)鐘信號(hào)S1相對(duì)于時(shí)鐘信號(hào)S0是慢1個(gè)周期還是慢半個(gè)周期而異，判定時(shí)鐘信號(hào)S0的上升或下降定時(shí)與延遲時(shí)鐘信號(hào)S1的上升或下降定時(shí)的前后關(guān)系，作為判定結(jié)果，使數(shù)據(jù)“0”或“1”與延遲時(shí)鐘信號(hào)S1同步并閂鎖，從數(shù)據(jù)輸出端子Q輸出。
次數(shù)計(jì)數(shù)器13在跳動(dòng)測(cè)量模式中，對(duì)于階梯狀變化的多種延遲時(shí)間設(shè)定值分別對(duì)相位比較電路12中的規(guī)定次數(shù)(例如數(shù)萬(wàn)次)的相位比較結(jié)果的一方判定結(jié)果(例如數(shù)據(jù)“1”)的次數(shù)進(jìn)行計(jì)數(shù)并總計(jì)。
信號(hào)切換電路14是根據(jù)來(lái)自外部的模式切換信號(hào)S3來(lái)切換跳動(dòng)測(cè)量模式與環(huán)形振蕩模式的開(kāi)關(guān)電路，在跳動(dòng)測(cè)量模式中，在2個(gè)輸入信號(hào)內(nèi)選擇時(shí)鐘信號(hào)S0，輸入到延遲電路11和次數(shù)計(jì)數(shù)器13中。另外，在環(huán)形振蕩模式中，在2個(gè)輸入信號(hào)內(nèi)選擇延遲電路11的輸出信號(hào)即延遲時(shí)鐘信號(hào)S1并輸入到延遲電路11和次數(shù)計(jì)數(shù)器13中。在本實(shí)施方式中，通過(guò)將延遲電路11的信號(hào)路徑中的倒相器的級(jí)數(shù)設(shè)定為奇數(shù)，形成滿足振蕩條件的環(huán)形振蕩器。再有，在延遲電路11的信號(hào)路徑中的倒相器的級(jí)數(shù)為偶數(shù)級(jí)的情況下，用倒相電路(未圖示)使延遲時(shí)鐘信號(hào)S1的信號(hào)電平反相后輸入到信號(hào)切換電路14中。
頻率測(cè)量電路15對(duì)延遲電路11的規(guī)定的延遲時(shí)間設(shè)定值，測(cè)量在環(huán)形振蕩模式時(shí)由信號(hào)切換電路14形成的環(huán)形振蕩器的振蕩頻率。從測(cè)得的振蕩頻率，例如可導(dǎo)出對(duì)于由跳動(dòng)測(cè)量模式所確定的延遲時(shí)間設(shè)定值的實(shí)際的延遲時(shí)間。
接著，詳細(xì)說(shuō)明可變延遲單元20。在本實(shí)施方式中，可變延遲單元20的延遲時(shí)間在每個(gè)可變延遲單元20中，根據(jù)將來(lái)自控制電路18的設(shè)定信號(hào)S2解碼而生成的控制信號(hào)S4，設(shè)定為2個(gè)延遲時(shí)間Tf和Ts(Tf＜Ts)中的任一個(gè)。在此處，2個(gè)延遲時(shí)間的時(shí)間差|Ts-Tf|為本發(fā)明電路的測(cè)試分辨率。因此，構(gòu)成可變延遲單元20的各倒相電路19也成為可將延遲時(shí)間設(shè)定為2種的電路結(jié)構(gòu)。
具體地說(shuō)，倒相電路19例如如圖3所示，由1個(gè)P溝道MOSFET21(以下稱為PMOS)和3個(gè)N溝道MOSFET(以下稱為NMOS)22～24構(gòu)成。PMOS21的柵極與倒相電路19的輸入端子IN連接，源極與電源電壓連接，漏極與倒相電路19的輸出端子OUT連接。NMOS22和NMOS23的各漏極公共連接在倒相電路19的輸出端子OUT上，各源極公共連接在NMOS24的漏極上，NMOS22的柵極與來(lái)自控制電路18的控制信號(hào)S4連接，NMOS23的柵極與電源線連接。NMOS24的柵極與倒相電路19的輸入端子IN連接，源極與接地線連接，漏極與NMOS22和NMOS23的各源極連接。在此處，NMOS22作為可由控制電路18控制電流驅(qū)動(dòng)能力的可控元件發(fā)揮功能，當(dāng)控制信號(hào)S4為高電平(例如電源電壓電平)時(shí)導(dǎo)通，為低電平(例如接地電平)時(shí)關(guān)斷。在此處，當(dāng)假定控制信號(hào)S4為高電平時(shí)的倒相電路19單體中對(duì)上升輸入信號(hào)的延遲時(shí)間為Trh，對(duì)下降輸入信號(hào)的延遲時(shí)間為Tfh，控制信號(hào)S4為低電平時(shí)的倒相電路19單體中對(duì)上升輸入信號(hào)的延遲時(shí)間為Trl，對(duì)下降輸入信號(hào)的延遲時(shí)間為Tfl時(shí)，則由于在控制信號(hào)S4為高電平時(shí)，對(duì)輸出端子放電一側(cè)的電流驅(qū)動(dòng)能力增大，所以輸出端子電壓的下降時(shí)間縮短，因此對(duì)上升輸入信號(hào)得到Trh＜Trl。另外，當(dāng)控制信號(hào)S4為高電平時(shí)，由于倒相電路19的反相電平根據(jù)NMOS22、23的能力，或?yàn)榕c低電平時(shí)相同的電平，或稍許下降，所以對(duì)下降輸入信號(hào)，得到Tfh≥Tfl。但是，作為可控元件的NMOS22由于被插入到將輸出端子OUT的電壓拉下來(lái)的一側(cè)，所以對(duì)下降輸入信號(hào)沒(méi)有影響或只有少許影響，與此相對(duì)照，由于對(duì)上升輸入信號(hào)的影響較大，所以如下述的式1所示，對(duì)上升輸入信號(hào)的延遲時(shí)間差(Trl-Trh)大于對(duì)下降輸入信號(hào)的延遲時(shí)間差(Tfh-Tfl)。
(式1)(Trl-Trh)＞(Tfh-Tfl)由2級(jí)倒相電路19構(gòu)成的可變延遲單元20的延遲時(shí)間在控制信號(hào)S4為高電平時(shí)，無(wú)論對(duì)于上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均得到(Trh+Tfh)，在控制信號(hào)S4為低電平時(shí)，無(wú)論對(duì)于上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均得到(Trl+Tfl)。另外，按照式1所示的關(guān)系，如式2所示，控制信號(hào)S4為高電平時(shí)的延遲時(shí)間(Trh+Tfh)比低電平時(shí)的延遲時(shí)間(Trl+Tfl)縮短。因此，可變延遲單元20的2個(gè)延遲時(shí)間Tf和Ts如式3所示。
(式2)(Trl+Tfl)＞(Trh+Tfh)(式3)Tf＝Trh+TfhTs＝Trl+Tfl由此，當(dāng)假定63級(jí)可變延遲單元20內(nèi)被設(shè)定為慢的延遲時(shí)間Ts的個(gè)數(shù)為n(n＝0～63)時(shí)，則延遲電路11的總延遲時(shí)間Td由以下的式4給出。
(式4)Td＝Tb+(63-n)×Tf+n×Ts接著，研究包括了圖2所示的可變延遲電路部17的電路結(jié)構(gòu)的延遲電路11中的1)分辨率、2)單調(diào)性、3)占空誤差。
首先，研究分辨率。由于可變延遲單元20的單體中的延遲時(shí)間差|Ts-Tf|為分辨率，所以通過(guò)改變圖3所示的倒相電路19的NMOS22導(dǎo)通時(shí)的電流驅(qū)動(dòng)能力(導(dǎo)通電阻)的設(shè)定，或者改變控制信號(hào)S4為高電平時(shí)的電壓，從而可將分辨率調(diào)整為任意值。由于對(duì)上升輸入信號(hào)的倒相電路19的延遲時(shí)間差(Trl-Trh)可調(diào)整為20ps左右或其之下，所以分辨率|Ts-Tf|也同樣地可調(diào)整為約20ps以下。在此處，重要之點(diǎn)是在本發(fā)明電路中，由于分辨率由延遲時(shí)間差|Ts-Tf|決定，所以即使各個(gè)延遲時(shí)間Ts和Tf的值較大，分辨率也可設(shè)計(jì)得較小。與此相對(duì)照，在以可變延遲單元20的延遲時(shí)間本身為分辨率的電路結(jié)構(gòu)中，依賴于制作可變延遲單元20的制造工藝的加工精度等，將分辨率調(diào)整為約20ps以下是極其困難的。
接著，研究單調(diào)性。可變延遲電路部17是將可變延遲單元20連接成63級(jí)串聯(lián)而構(gòu)成，與控制信號(hào)S4的控制狀態(tài)(延遲時(shí)間設(shè)定值)無(wú)關(guān)，輸入到延遲電路11的時(shí)鐘信號(hào)S0由于均勻地通過(guò)全部63級(jí)可變延遲單元20，所以信號(hào)路徑不隨延遲時(shí)間設(shè)定值變化，是恒定的，可變延遲電路部17的延遲時(shí)間僅僅依賴于各可變延遲單元20的延遲時(shí)間的變化幅度而被決定。
在本實(shí)施方式中，可變延遲單元20的延遲時(shí)間由于可由控制信號(hào)S4進(jìn)行分別地設(shè)定快的延遲時(shí)間Tf或慢的延遲時(shí)間Ts中的任一方，所以例如，從全部可變延遲單元20的延遲時(shí)間被設(shè)定為快的延遲時(shí)間Tf的狀態(tài)，進(jìn)行控制使得從接近于輸入側(cè)的一方的可變延遲單元20起依次變更為慢的延遲時(shí)間Ts成為可能。因此，如果使延遲時(shí)間設(shè)定值增加，則實(shí)際的延遲時(shí)間也必然增加，必定能保證延遲時(shí)間設(shè)定值與實(shí)際的延遲時(shí)間之間的單調(diào)性。在圖4中表示出譯碼成控制信號(hào)S4前的設(shè)定信號(hào)S2的16進(jìn)制碼與63級(jí)各可變延遲單元20的延遲時(shí)間的關(guān)系。再有，圖4所示的表的右列的數(shù)值示出延遲電路11的延遲時(shí)間Td的一例，在圖4的例子中，分辨率為20ps。
接著，研究占空誤差。如圖2所示，可變延遲單元20由2級(jí)倒相電路19構(gòu)成，而且由于雙方的倒相電路19全部是等效的電路結(jié)構(gòu)，所以各倒相電路19的4種延遲時(shí)間Trh、Tfh、Trl、Tfl分別相等。因此，由2級(jí)倒相電路19構(gòu)成的可變延遲單元20的延遲時(shí)間在控制信號(hào)S4為高電平時(shí)，無(wú)論對(duì)上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均為(Trh+Tfh)，在控制信號(hào)S4為低電平時(shí)，無(wú)論對(duì)上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均為(Trl+Tfl)，與控制信號(hào)S4的控制狀態(tài)(延遲時(shí)間設(shè)定值)無(wú)關(guān)，對(duì)上升輸入信號(hào)的延遲時(shí)間和對(duì)下降輸入信號(hào)的延遲時(shí)間相等。其結(jié)果是，在環(huán)形振蕩模式時(shí)由信號(hào)切換電路14形成的環(huán)形振蕩器的振蕩周期T為延遲電路11的總延遲時(shí)間Td的大致2倍，能夠以極小的占空誤差將振蕩周期除以2來(lái)導(dǎo)出相對(duì)于規(guī)定的延遲時(shí)間設(shè)定值的實(shí)際的延遲時(shí)間。
最后，簡(jiǎn)單說(shuō)明圖1所示的時(shí)鐘發(fā)生電路30的電路結(jié)構(gòu)。時(shí)鐘發(fā)生電路30由一般的PLL電路構(gòu)成，包括相位檢測(cè)器31、電荷泵電路32、壓控振蕩器(VCO)33、1/N分頻器34。相位檢測(cè)器31檢測(cè)所輸入的基準(zhǔn)時(shí)鐘信號(hào)CL0與用1/N分頻器34將從VCO33輸出的輸出信號(hào)S0進(jìn)行1/N分頻后的信號(hào)的相位差，根據(jù)誼相位差來(lái)控制電荷泵電路32的輸出電壓的高低。VCO33根據(jù)電荷泵電路32的輸出電壓來(lái)調(diào)整振蕩頻率，作為結(jié)果，輸出將基準(zhǔn)時(shí)鐘信號(hào)CL0的頻率倍增N倍后的輸出信號(hào)S0。
<第2實(shí)施方式>
接著，作為本發(fā)明的第2實(shí)施方式，說(shuō)明應(yīng)用了在上述第1實(shí)施方式中說(shuō)明過(guò)的本發(fā)明電路10的圖像傳感器40。如圖5所示，本發(fā)明的圖像傳感器40包括檢測(cè)1維或2維圖像數(shù)據(jù)的光信息的光傳感器41、暫時(shí)存儲(chǔ)光傳感器的輸出數(shù)據(jù)的存儲(chǔ)部42、將存儲(chǔ)部42中所存儲(chǔ)的輸出數(shù)據(jù)變換成串行數(shù)據(jù)并高速傳送至外部的發(fā)送部43、同步控制存儲(chǔ)部42和發(fā)送部43的各動(dòng)作的控制部44、以及對(duì)光傳感器41、存儲(chǔ)部42、發(fā)送部43和控制部44進(jìn)行分別地供給控制用的時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路部45而構(gòu)成。在本實(shí)施方式中，假定光傳感器41、存儲(chǔ)部42、發(fā)送部43、控制部44和時(shí)鐘發(fā)生電路部45在同一半導(dǎo)體襯底上形成，內(nèi)置于1塊LSI芯片內(nèi)的情況。
存儲(chǔ)部42由SRAM等半導(dǎo)體存儲(chǔ)元件構(gòu)成，發(fā)送部43為了高速傳送串行數(shù)據(jù)使用LVDS(低壓差分信號(hào)化)等高速接口構(gòu)成。再有，向存儲(chǔ)部42的數(shù)據(jù)的寫(xiě)入和讀出的周期因數(shù)據(jù)為并行數(shù)據(jù)而被設(shè)定成比發(fā)送部43中的數(shù)據(jù)傳送周期慢。
時(shí)鐘發(fā)生電路部45包括由生成供給發(fā)送部43的高速時(shí)鐘信號(hào)S0的PLL電路構(gòu)成的時(shí)鐘發(fā)生電路30、將來(lái)自時(shí)鐘發(fā)生電路30的高速時(shí)鐘信號(hào)S0進(jìn)行分頻并供給光傳感器41、存儲(chǔ)部42和控制部44的分頻電路46、以及在第1實(shí)施方式中說(shuō)明過(guò)的本發(fā)明電路10(本發(fā)明的測(cè)試電路)而構(gòu)成。時(shí)鐘發(fā)生電路30的結(jié)構(gòu)由于與在第1實(shí)施方式中說(shuō)明過(guò)的時(shí)鐘發(fā)生電路30相同，所以重復(fù)的說(shuō)明就省略了。
按照本實(shí)施方式的結(jié)構(gòu)，由于可由內(nèi)置于時(shí)鐘發(fā)生電路部45中的本發(fā)明電路10以高分辨率并且以高精度評(píng)價(jià)使用于發(fā)送部43的串行數(shù)據(jù)傳送的高速時(shí)鐘信號(hào)的定時(shí)精度，所以可揀選并提供沒(méi)有圖像紊亂的高品質(zhì)的圖像傳感器。
接著，說(shuō)明本發(fā)明的另外的實(shí)施方式。
(1)說(shuō)明可變延遲單元20的倒相電路19的第2電路結(jié)構(gòu)例。在上述第1實(shí)施方式中，與構(gòu)成倒相電路19的1對(duì)PMOS21和NMOS24不同，將用控制信號(hào)S4控制通斷的NMOS22與常通狀態(tài)的NMOS23并列地進(jìn)行組合，并插入PMOS21與NMOS24之間，但也可不插入NMOS22和NMOS23，而是以NMOS24自身作為能夠由控制信號(hào)S4來(lái)控制電流驅(qū)動(dòng)能力的可控元件。例如，如圖6所示，由1對(duì)PMOS25和NMOS26構(gòu)成。PMOS21的柵極與倒相電路19的輸入端子IN連接，源極和背柵極與電源電壓連接，漏極與倒相電路19的輸出端子OUT連接。NMOS26的柵極與倒相電路19的輸入端子IN連接，源極與接地線連接，漏極與倒相電路19的輸出端子OUT連接，背柵極與來(lái)自控制電路18的控制信號(hào)S4連接。由于通過(guò)將NMOS26的背柵極電位，即控制信號(hào)S4的信號(hào)電平從接地電位(0V)變化為規(guī)定的正電壓，從而NMOS26的有效閾值電壓與背柵極電位的變化量的平方根大致成正比地增加，所以NMOS26的電流驅(qū)動(dòng)能力降低。因此，NMOS26作為可由控制電路18控制電流驅(qū)動(dòng)能力的可控元件發(fā)揮功能。
在此處，如假定控制信號(hào)S4為高電平時(shí)的倒相電路19單體中的對(duì)上升輸入信號(hào)的延遲時(shí)間為Trh’，對(duì)下降輸入信號(hào)的延遲時(shí)間為Tfh’，控制信號(hào)S4為低電平時(shí)的倒相電路19單體中的對(duì)上升輸入信號(hào)的延遲時(shí)間為Trl’，對(duì)下降輸入信號(hào)的延遲時(shí)間為Tfl’，則由于控制信號(hào)S4為高電平時(shí)，與低電平時(shí)相比，NMOS26的閾值電壓增高，對(duì)輸出端子放電一側(cè)的電流驅(qū)動(dòng)能力增大，所以在倒相電路19的反相電平上升的同時(shí)，輸出端子電壓的下降時(shí)間加長(zhǎng)，所以對(duì)上升輸入信號(hào)，得到Trh’＞Trl’，對(duì)下降輸入信號(hào)，得到Tfh’＜Tfl’。但是，由于對(duì)PMOS25的輸出端子充電一側(cè)的電流驅(qū)動(dòng)能力是恒定的，所以NMOS26的閾值電壓的變化的影響對(duì)上升輸入信號(hào)起較大的作用。因此，如下述的式5所示，對(duì)上升輸入信號(hào)的延遲時(shí)間差(Trh’-Trl’)大于對(duì)下降輸入信號(hào)的延遲時(shí)間差(Tfl’-Tfh’)。
(式5)(Trh’-Trl’)＞(Tfl’-Tfh’)由2級(jí)倒相電路19構(gòu)成的可變延遲單元20的延遲時(shí)間在控制信號(hào)S4為高電平時(shí)，無(wú)論對(duì)于上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均得到(Trh’+Tfh’)，在控制信號(hào)S4為低電平時(shí)，無(wú)論對(duì)于上升輸入信號(hào)和下降輸入信號(hào)中的哪一個(gè)，均得到(Trl’+Tfl’)。另外，按照式5所示的關(guān)系，如式6所示，控制信號(hào)S4為高電平時(shí)的延遲時(shí)間(Trh’+Tfh’)比低電平時(shí)的延遲時(shí)間(Trl’+Tfl’)加長(zhǎng)。因此，可變延遲單元20的2個(gè)延遲時(shí)間Tf和Ts如式7所示。
(式6)(Trh’+Tfh’)＞(Trl’+Tfl’)(式7)Tf＝Trl’+Tfl’Ts＝Trh’+Tfh’(2)說(shuō)明可變延遲單元20的倒相電路19的第3電路結(jié)構(gòu)例。倒相電路19的第3電路結(jié)構(gòu)如圖7所示，是將圖3所示的第1實(shí)施方式中的第1電路結(jié)構(gòu)的NMOS24置換為可由控制信號(hào)S5的信號(hào)電平來(lái)控制背柵極電位的NMOS27的電路結(jié)構(gòu)，形成將圖3所示的第1電路結(jié)構(gòu)和圖6所示的第2電路結(jié)構(gòu)合成后的形態(tài)。在該第3電路結(jié)構(gòu)中，由于利用將設(shè)定信號(hào)S2譯碼后的2種控制信號(hào)S4、S5分別地控制2個(gè)可控元件NMOS22和NMOS27的電流供給能力，所以在多個(gè)階段中進(jìn)行更細(xì)致的延遲時(shí)間的控制成為可能。
(3)在上述第1實(shí)施方式和上述另外的實(shí)施方式(1)和(2)中所例示的倒相電路19的各電路結(jié)構(gòu)中，說(shuō)明了可控元件均由插入輸出端子與接地線之間的NMOS構(gòu)成的情況，但可控元件不限定于NMOS，例如，也可由插入輸出端子與電源線之間的PMOS構(gòu)成上述各電路結(jié)構(gòu)和互補(bǔ)的電路結(jié)構(gòu)。
(4)在上述第1實(shí)施方式和上述另外的實(shí)施方式(1)和(2)中所例示的倒相電路19的備電路結(jié)構(gòu)中，說(shuō)明了假定輸入到作為可控元件的NMOS的控制信號(hào)S4、S5的信號(hào)電平為2值電平，在2個(gè)階段中控制各可控元件的電流驅(qū)動(dòng)能力的情況，然而，例如也可將控制信號(hào)S4的信號(hào)電平定為3值電平以上，在多個(gè)階段中控制各可控元件的電流驅(qū)動(dòng)能力。
(5)在上述第1實(shí)施方式和上述另外的實(shí)施方式(1)和(2)中所例示的倒相電路19的各電路結(jié)構(gòu)中，可控元件由MOSFET構(gòu)成，但只要能控制其電流驅(qū)動(dòng)能力，可控元件不限定于MOSFET。另外，具備了可控元件的倒相電路19的電路結(jié)構(gòu)也不限定于在上述第1實(shí)施方式和上述另外的實(shí)施方式(1)和(2)中所例示的電路結(jié)構(gòu)，例如也可以是在圖8和圖9中例示的使用可控元件28的電路結(jié)構(gòu)。
(6)在上述第1實(shí)施方式中，例示了延遲電路11包括基本延遲電路部16、可變延遲電路部17和控制電路18而被構(gòu)成的情況，但也可不必設(shè)置基本延遲電路部16和控制電路18。
通過(guò)將基本延遲電路部16的延遲時(shí)間Tb納入分別將各可變延遲單元20的延遲時(shí)間設(shè)定為最短的延遲時(shí)間(Tf)的情況的可變延遲電路部17的延遲時(shí)間(63×Tf)內(nèi)，可省略掉基本延遲電路部16。另外，控制電路18也可設(shè)置于本發(fā)明電路10的外部。
(7)在上述第1實(shí)施方式中，可變延遲電路部17是將可變延遲單元20連接成63級(jí)串聯(lián)而構(gòu)成，形成以可變延遲單元20為單位能夠進(jìn)行分別地控制延遲時(shí)間的結(jié)構(gòu)，然而，例如也可劃分為將可變延遲單元20分別連接成1級(jí)、2級(jí)、4級(jí)、8級(jí)、16級(jí)、32級(jí)串聯(lián)的6個(gè)組，將各組連接成串聯(lián)，構(gòu)成可變延遲電路部17，以組為單位集中控制延遲時(shí)間。
另外，構(gòu)成可變延遲電路部17的可變延遲單元20不限定于63級(jí)。進(jìn)而，在上述第1實(shí)施方式中，說(shuō)明了構(gòu)成可變延遲電路部17的可變延遲單元20全部具有相同的延遲時(shí)間分辨率的情況，但也可將延遲時(shí)間分辨率不同的可變延遲單元組合起來(lái)構(gòu)成。
(8)在上述第1實(shí)施方式中，假定本發(fā)明電路10和時(shí)鐘發(fā)生電路30是在同一半導(dǎo)體襯底上形成，并內(nèi)置于1塊LSI芯片內(nèi)的情況，但也可用外接電路或外接的測(cè)量裝置來(lái)構(gòu)成本發(fā)明電路10賴以構(gòu)成的一部分電路。例如，也可將次數(shù)計(jì)數(shù)器13或頻率測(cè)量電路15設(shè)置于外部。
本發(fā)明的測(cè)試電路能夠用于以高分辨率并且以高精度評(píng)價(jià)PLL電路等所發(fā)生的時(shí)鐘信號(hào)的定時(shí)精度。
權(quán)利要求
1.一種用于評(píng)價(jià)時(shí)鐘信號(hào)的定時(shí)精度的測(cè)試電路，其特征在于，包括延遲電路，能夠控制延遲時(shí)間；相位比較電路，將測(cè)試對(duì)象的上述時(shí)鐘信號(hào)的相位與用上述延遲電路使上述時(shí)鐘信號(hào)延遲后的延遲時(shí)鐘信號(hào)的相位進(jìn)行比較；次數(shù)計(jì)數(shù)器，將對(duì)于來(lái)自上述相位比較電路的規(guī)定比較結(jié)果的輸出次數(shù)進(jìn)行計(jì)數(shù)；信號(hào)切換電路，將輸入到上述延遲電路的信號(hào)從上述時(shí)鐘信號(hào)切換為經(jīng)由上述延遲電路的滿足振蕩條件的延遲信號(hào)，形成環(huán)形振蕩器；以及頻率測(cè)量電路，測(cè)量在用上述信號(hào)切換電路形成上述環(huán)形振蕩器時(shí)的振蕩頻率，上述延遲電路包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，上述可變延遲單元的延遲時(shí)間構(gòu)成為能夠分別進(jìn)行控制。
2.如權(quán)利要求1所述的測(cè)試電路，其特征在于上述可變延遲單元構(gòu)成為能夠?qū)?個(gè)以上的延遲時(shí)間進(jìn)行擇一性選擇。
3.如權(quán)利要求1所述的測(cè)試電路，其特征在于上述可變延遲單元構(gòu)成為將具有能夠控制電流驅(qū)動(dòng)能力的可控元件的倒相電路2級(jí)串聯(lián)連接。
4.如權(quán)利要求3所述的測(cè)試電路，其特征在于上述可控元件為MOSFET，上述可控元件的電流驅(qū)動(dòng)能力用上述可控元件的柵極輸入電壓進(jìn)行控制。
5.如權(quán)利要求3所述的測(cè)試電路，其特征在于上述可控元件為MOSFET，上述可控元件的電流驅(qū)動(dòng)能力用上述可控元件的背柵極電壓進(jìn)行控制。
6.如權(quán)利要求3～5中的任一項(xiàng)所述的測(cè)試電路，其特征在于上述倒相電路包括多個(gè)上述可控元件。
7.如權(quán)利要求3～5中的任一項(xiàng)所述的測(cè)試電路，其特征在于在上述倒相電路的每一個(gè)中，上述可控元件的上述電流驅(qū)動(dòng)能力用3值電平以上的控制信號(hào)進(jìn)行多級(jí)控制。
8.如權(quán)利要求3～5中的任一項(xiàng)所述的測(cè)試電路，其特征在于在上述倒相電路的每一個(gè)中，上述可控元件的上述電流驅(qū)動(dòng)能力用2值電平的控制信號(hào)進(jìn)行2級(jí)控制。
9.如權(quán)利要求3～5中的任一項(xiàng)所述的測(cè)試電路，其特征在于上述可控元件為N溝道MOSFET。
10.如權(quán)利要求1～5中的任一項(xiàng)所述的測(cè)試電路，其特征在于該測(cè)試電路與發(fā)生測(cè)試對(duì)象的上述時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路形成在同一襯底上。
11.一種用PLL電路發(fā)生時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路，其特征在于包括以上述時(shí)鐘信號(hào)為測(cè)試對(duì)象的權(quán)利要求1～5的任一項(xiàng)所述的測(cè)試電路的全部或至少包含上述延遲電路的一部分。
12.一種圖像傳感器，其特征在于，包括光傳感器；存儲(chǔ)單元，存儲(chǔ)上述光傳感器的輸出數(shù)據(jù)；發(fā)送單元，發(fā)送用上述存儲(chǔ)單元存儲(chǔ)的上述輸出數(shù)據(jù)；以及時(shí)鐘發(fā)生電路，發(fā)生控制上述光傳感器、上述存儲(chǔ)單元和上述發(fā)送單元的各動(dòng)作的時(shí)鐘信號(hào)，上述時(shí)鐘發(fā)生電路的發(fā)生至少控制上述發(fā)送單元?jiǎng)幼鞯臅r(shí)鐘信號(hào)的電路部分是權(quán)利要求11所述的時(shí)鐘發(fā)生電路。
13.一種能夠控制延遲時(shí)間的延遲電路，其特征在于包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部，上述可變延遲單元的延遲時(shí)間構(gòu)成為能夠分別進(jìn)行控制或能夠按被劃分為多個(gè)的各組來(lái)進(jìn)行控制。
14.如權(quán)利要求13所述的延遲電路，其特征在于上述可變延遲單元構(gòu)成為能夠?qū)?個(gè)以上的延遲時(shí)間進(jìn)行擇一性選擇。
15.如權(quán)利要求13或14所述的延遲電路，其特征在于上述可變延遲單元構(gòu)成為將具有能夠控制電流驅(qū)動(dòng)能力的可控元件的倒相電路2級(jí)串聯(lián)連接。
全文摘要
本發(fā)明所述的測(cè)試電路包括延遲電路(11)，能夠控制延遲時(shí)間；相位比較電路(12)，將測(cè)試對(duì)象的時(shí)鐘信號(hào)S0的相位與用延遲電路(11)使時(shí)鐘信號(hào)S0延遲后的延遲時(shí)鐘信號(hào)S1的相位進(jìn)行比較；次數(shù)計(jì)數(shù)器(13)，將對(duì)于來(lái)自相位比較電路(12)的規(guī)定比較結(jié)果的輸出次數(shù)進(jìn)行計(jì)數(shù)；信號(hào)切換電路(14)，將輸入到延遲電路(11)的信號(hào)從時(shí)鐘信號(hào)S0切換為經(jīng)由延遲電路(11)的滿足振蕩條件的延遲信號(hào)，形成環(huán)形振蕩器；以及頻率測(cè)量電路(15)，測(cè)量形成環(huán)形振蕩器時(shí)的振蕩頻率，延遲電路(11)包括將可變延遲單元多級(jí)串聯(lián)連接而成的可變延遲電路部(17)，可變延遲單元的延遲時(shí)間構(gòu)成為能夠進(jìn)行分別控制。
文檔編號(hào)H03L7/08GK1892235SQ200610103128
公開(kāi)日2007年1月10日 申請(qǐng)日期2006年7月5日 優(yōu)先權(quán)日2005年7月5日
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