專利名稱：開關控制電路、δσ調制電路及δσ調制式ad轉換器的制作方法
技術領域：
本發(fā)明涉及一種開關控制電路、Δ∑調制電路以及Δ∑調制式AD轉換器。
背景技術：
作為音頻機器等中采用的AD轉換器，公知有利用Δ∑調制電路的AD轉換器(例如專利文獻1)。在這樣的AD轉換器中所利用的Δ∑調制電路，是采用對所輸入的模擬信號進行積分并輸出的積分器、和將所積分的模擬信號變換成數(shù)字信號并輸出的量化器等而實現(xiàn)的。
并且，積分器，可以通過組合開關電容器和運算放大器而構成。圖9示出采用開關電容器以及運算放大器的積分器的結構例。積分器100，具備運算放大器110、積分用的電容器111、開關SW11～SW14以及由電容器112構成的開關電容器。
積分用的電容器111的一方的電極，與運算放大器110的輸出端子電連接，另一方的電極與運算放大器110的反相輸入端子電連接。并且，向運算放大器110的同相輸入端子，施加中間電壓Vdd/2。另外，由開關SW11～SW14以及電容器112構成的開關電容器與運算放大器110的反相輸入端子電連接。
在這樣的積分器100中，開關SW12、SW13變成接通，開關SW11、SW14變成斷開期間，在電容器112中，儲存與輸入電壓Vin和中間電壓Vdd/2之間的差值相應的電荷(取樣處理)。之后，若開關SW12、SW13變成斷開，開關SW11、SW14變成接通，則儲存在電容器12中的電荷，流入積分用電容器111中并被儲存(積分處理)。通過反復執(zhí)行這樣的取樣的處理/積分處理，從而運算放大器110的輸出電壓Vout變成對輸入電壓Vin進行積分后的電壓。
然而，在Δ∑調制電路中，由于為了提高分辨率而需要高精度地執(zhí)行取樣處理以及積分處理，因此有時候會將開關SW12、SW13的接通斷開時序(timing)錯位，有時候會將開關SW11、SW14的接通斷開時序錯位(例如專利文獻2)。圖10是表示生成對開關SW11～SW14各自的接通斷開進行控制的四相時鐘的開關控制電路的一般結構例圖。開關控制電路120，具備NOR電路130～132以及反相電路133～138。
向NOR電路130中，輸入經(jīng)由反相電路133的等待(stand-by)信號STB、和主時鐘CLK。等待信號，在工作時變成H電平。因此，在工作時，從NOR電路130輸出對主時鐘CLK進行反相后的信號。
從NOR電路130輸出的信號，被向NOR電路131輸入，并且經(jīng)由反相電路134向NOR電路132輸入。然后，在NOR電路132的后段，設置偶數(shù)個反相電路135，其輸出變成對開關SW11的接通斷開進行控制的時鐘信號CK1。進而，在其后段，設置偶數(shù)個反相電路136，其輸出變成對開關SW14的接通斷開進行控制的時鐘信號CK4。另外，反相電路136的輸出被向NOR電路131輸入。
同樣，在NOR電路131的后段，設置與反相電路135相同個數(shù)的反相電路137，其輸出變成對開關SW12的接通斷開進行控制的時鐘信號CK2。進而，在其后段設置與反相電路136相同個數(shù)的反相電路138，其輸出變成對開關SW13的接通斷開進行控制的時鐘信號CK3。另外，反相電路138的輸出被向NOR電路132輸入。
另外，在本例中，在時鐘信號CK1～CK4變成H電平時，開關SW11～SW14分別變成接通。
圖11為表示開關控制電路120的動作的時序圖。在時刻t1，主時鐘CLK從L電平變成H電平。這時，NOR電路131的一方的輸入變成L電平，NOR電路132的一方的輸入變成H電平。因此，NOR電路132的輸出變成L電平，在時刻t2，時鐘信號CK1變成L電平，在時刻t3時鐘信號CK4變成L電平。并且，在時鐘信號CK4變成L電平時，NOR電路131的輸出變成H電平，在時刻t4時鐘信號CK2變成H電平，在時刻t5時鐘信號CK3變成H電平。
然后，在時刻t6，主時鐘從H電平向L電平變化。這時，NOR電路131的一方的輸入變成H電平，NOR電路132的一方的輸入變成L電平。因此，NOR電路131的輸出變成L電平，在時刻t7時鐘信號CK2變成L電平，在時刻t8時鐘信號CK3變成L電平。并且，若時鐘信號CK3變成L電平，則NOR電路132的輸出變成H電平，在時刻t9，時鐘信號CK1變成H電平，在時刻t10，時鐘信號CK4變成H電平。
這樣，通過根據(jù)開關控制電路120所生成的四相時鐘信號來將開關SW11～SW14接通斷開，從而執(zhí)行高精度的取樣處理以及積分處理。
如上述，當開關SW12、SW13接通，開關SW11、SW14斷開時，電荷被儲存在電容器112中，之后，通過使開關SW12、SW13斷開，開關SW11、SW14接通，從而該電荷便流入電容器111中。在此，由于運算放大器110的同相輸入端子與反相輸入端子是虛短路(imaginary short)，因此在理論上反相輸入端子的電壓與向同相輸入端子施加的中間電壓Vdd/2相同。因此，被儲存在電容器112中的所有電荷，因開關SW12、SW13斷開，開關SW11、SW14接通，而流入電容器111中。
但是，實際上，由于運算放大器110中存在偏置(offset)，因此反相輸入端子的電壓，變成與向同相輸入端子施加的中間電壓Vdd/2相比僅高或者僅低偏置量的α的電壓。因此，即使開關SW11、SW14變成接通，被儲存在電容器112中的電荷中、相當于該偏置α的電荷也不會流入電容器111中而是殘留了。
這樣，一旦電容器112中有電荷殘留，則積分器100中的輸入電壓Vin的積分精度降低。并且，因采用這樣的積分器100導致Δ∑調制電路的調制精度降低，Δ∑調制式AD轉換器中的失真率會劣化。
圖12示出與向Δ∑調制式AD轉換器輸入的模擬信號(輸入電壓Vin)的振幅相應的理論上的失真率特性。另外，失真率(THD+N)，在圖中越往上值越低。如圖所示，理論上，在與作為可輸入的最大振幅的滿標度(full scale)(0dBFS)相比小一些的振幅(-1～-3dBFS)的地方，失真率最低。
然后，圖13示出與向Δ∑調制式AD轉換器輸入的模擬信號的振幅相應的實際失真率特性。如該圖所示，在實際的失真率特性中，在失真率最低時的輸入振幅，比理論上的振幅更小，并且，此時的失真率也是比理論上的失真率更高的值。即，因在構成Δ∑調制式AD轉換器中采用的積分器的電容器112中有電荷殘留，因此會產生如圖13所示失真率的劣化。
專利文獻1特開2002-141802號公報；專利文獻2特開平10-84255號公報。

發(fā)明內容
本發(fā)明就是鑒于上述問題而產生的，其目的在于提供一種提高積分器的積分精度以及Δ∑調制電路的調制精度，并抑制Δ∑調制式AD轉換器中的失真率劣化。
為了實現(xiàn)上述目的，本發(fā)明的開關控制電路，是一種對積分器的第二以及第三開關、與第一以及第四開關按照互補關系進行接通斷開的開關控制電路，其中該積分器其構成包括運算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，上述第一電極與上述運算放大器的上述輸出端子電連接，上述第二電極與上述運算放大器的上述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開關，其介入上述第二電容器的上述第三電極與上述運算放大器的上述輸入端子之間；第二開關，其對于上述第二電容器的上述第三電極施加基準電壓；第三開關，其對于上述第二電容器的上述第四電極施加輸入電壓；第四開關，其對于上述第二電容器的上述第四電極施加上述基準電壓，上述開關控制電路在將上述第一以及第四開關斷開，將上述第二以及第三開關接通之際，在將上述第四開關斷開之前，使上述第二開關接通。
并且，上述開關控制電路，若按規(guī)定的周期產生變化的主時鐘變化成一方的邏輯值，則在按照使上述第二以及第三開關變成斷開的方式讓用于對上述第二以及第三開關的接通斷開進行控制的第二以及第三時鐘變化并輸出之后，按照使上述第一以及第四開關變成接通的方式，讓用于對上述第一以及第四開關的接通斷開進行控制的第一以及第四時鐘變化并輸出；若上述主時鐘變化成另一方的邏輯值，則按照上述第一開關變成斷開，上述第二開關變成接通的方式，使上述第一以及第二時鐘變化并輸出之后，按照使上述第四開關變成斷開，上述第三開關變成接通的方式，使上述第四以及第三時鐘變化并輸出。
此外，上述開關控制電路，具備第一邏輯電路，其將第一以及第二輸入信號輸入，在上述第一輸入信號是一方的邏輯值的情況下，將與上述第一輸入信號相應的信號輸出；在上述第一輸入信號是另一方的邏輯值的情況下，將與上述第二輸入信號相應的信號輸出；延遲電路，其使從上述第一邏輯電路輸出的信號延遲規(guī)定的時間間隔，并作為上述第一時鐘輸出；第二邏輯電路，其將第三以及第四輸入信號輸入，在上述第三輸入信號是一方的邏輯值的情況下，將與上述第三輸入信號相應的信號作為上述第二時鐘輸出；在上述第三輸入信號是另一方的邏輯值的情況下，將與上述第四輸入信號相應的信號作為上述第二時鐘輸出；第三邏輯電路，其將第五以及第六輸入信號輸入，在上述第五輸入信號是一方的邏輯值的情況下，將與上述第五輸入信號相應的信號作為上述第三時鐘輸出，在上述第五輸入信號是另一方的邏輯值的情況下，將與上述第六輸入信號相應的信號作為上述第三時鐘輸出；第四邏輯電路，其將第七以及第八輸入信號輸入，在上述第七輸入信號是一方的邏輯值的情況下，將與上述第七輸入信號相應的信號作為上述第四時鐘輸出，在上述第七輸入信號是另一方的邏輯值的情況下，將與上述第八輸入信號相應的信號作為上述第四時鐘輸出，上述第一輸入信號，是與上述主時鐘相應的信號，上述第二輸入信號，是與上述第二時鐘相應的信號，上述第三輸入信號，是對上述第一輸入信號進行反相后的信號，上述第四輸入信號，是與從上述第一邏輯電路輸出的信號相應的信號，上述第五輸入信號，是與從上述第一邏輯電路輸出的信號相應的信號，上述第六輸入信號，是與上述第四時鐘相應的信號，上述第七輸入信號，是與上述第二時鐘相應的信號，上述第八輸入信號，是與上述第三時鐘相應的信號，上述延遲電路中的上述規(guī)定的期間，是與從向上述第三邏輯電路輸入上述一方的邏輯值的上述第五輸入信號至輸出上述第三時鐘為止的時間相比更長的時間。
另外，上述開關控制電路也可以是，上述第一～第四開關，分別是被上述第一～第四時鐘、與對上述第一～第四時鐘進行反相后的第五～第八時鐘的兩種輸入所控制的CMOS開關電路，且該開關控制電路，包括第五邏輯電路，其將對上述第一時鐘進行反相后的上述第五時鐘輸出；第六邏輯電路，其將對上述第二時鐘進行反相后的上述第六時鐘輸出；第七邏輯電路，其將對上述第三時鐘進行反相后的上述第七時鐘輸出；第八邏輯電路，其將對上述第四時鐘進行反相后的上述第八時鐘輸出。
并且，本發(fā)明的Δ∑調制電路，具備積分器，其對輸入電壓進行積分并輸出；開關控制電路，其按照互補的關系對第二以及第三開關、與第一以及第四開關進行接通斷開；量化器，其對上述積分器的輸出進行量子化并輸出；和減法電路，其依據(jù)上述量化器的輸出減去被儲存在第一電容器中的電荷，其中積分器其構成包括運算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，上述第一電極與上述運算放大器的上述輸出端子電連接，上述第二電極與上述運算放大器的上述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開關，其對上述第二電容器的上述第三電極與上述運算放大器的上述輸入端子之間的電連接進行控制；第二開關，其對基準電壓向上述第二電容器的上述第三電極的施加進行控制；第三開關，其對輸入電壓向上述第二電容器的上述第四電極的施加進行控制；和第四開關，其對上述基準電壓向上述第二電容器的上述第四電極的施加進行控制，上述開關控制電路，在將上述第一以及第四開關斷開，將上述第二以及第三開關接通之際，在將上述第四開關斷開之前，使上述第二開關接通。
另外，本發(fā)明的Δ∑調制式AD轉換器，具備上述的Δ∑調制電路，其將作為模擬信號的上述輸入電壓重復取樣并變換成數(shù)字信號后輸出；和數(shù)字濾波器，其將從上述Δ∑調制電路輸出的被重復取樣后的上述數(shù)字信號間隔規(guī)定的頻率輸出。
這樣，能夠降低積分器的積分精度以及Δ∑調制電路的調制精度，降低Δ∑調制式AD轉換器中的失真劣化。


圖1示出通過作為本發(fā)明的一實施方式的開關控制電路所控制的積分器的結構的圖。
圖2示出作為本發(fā)明的一實施方式的開關控制電路的結構的圖。
圖3為表示本實施方式的開關控制電路的動作的流程圖。
圖4為表示采用N型MOSFET以及P型MOSFET所構成的開關的結構例的圖。
圖5示出生成用于對采用N型MOSFET以及P型MOSFET所構成的開關進行控制的四相時鐘的開關控制電路的結構的圖。
圖6示出采用通過本實施方式的開關控制電路所控制的積分器的Δ∑調制電路的結構的圖。
圖7示出本實施方式的Δ∑調制電路中的積分器以及1位DAC的結構的圖。
圖8示出采用本實施方式的Δ∑調制電路的AD轉換器的結構的圖。
圖9示出一般的積分器的結構的圖。
圖10示出生成四相時鐘的一般開關控制電路的結構的圖。
圖11為表示一般的開關控制電路的動作的時序圖。
圖12示出與向Δ∑調制式AD轉換器輸入的模擬信號的振幅相應的理論上的失真特性的圖。
圖13示出與向Δ∑調制式AD轉換器輸入的模擬信號的振幅相應的實際的失真率特性的圖。
圖中1-積分器，10-運算放大器，11、12-電容器，20-開關控制電路，30～34-NOR電路，35～60-反相電路，71-P型MOSFET，72-N型MOSFET，80-Δ∑調制電路，81-量化器，82-1位DA轉換器，83-電容器，90-AD轉換器，91-數(shù)字濾波器，SW1～SW6-開關。
具體實施例方式
＝＝積分器＝＝圖1示出作為本發(fā)明的一實施方式的通過開關控制電路所控制的積分器的結構。積分器1，具備運算放大器10、積分用的電容器11(第一電容器)、由開關SW1～SW4(第一～第四開關)以及電容器12(第二電容器)所構成的開關電容器。
積分用的電容器11的一方的電極(第一電極)，與運算放大器10的輸出端子電連接，另一方的電極(第二電極)與運算放大器10的反相輸入端子電連接。并且，向運算放大器10的同相輸入端子，施加中間電壓Vdd/2。
開關SW1，是對電容器12的一方的電極(第三電極)與運算放大器10的反相輸入端子之間的電連接進行控制的開關。并且，開關SW2，是控制中間電壓Vdd/2(基準電壓)向電容器12的一方電極(第三電極)的施加的開關。另外，開關SW3，是控制輸入電壓Vin向電容器12的另一方電極(第四電極)的施加的開關。另外，開關SW4，是控制中間電壓Vdd/2向電容器12的另一方電極(第四電極)的施加的開關。
這些開關SW1～SW4，根據(jù)從開關控制電路20輸出的四相時鐘信號CK1～CK4(第一～第四時鐘)而控制接通斷開。另外，在本實施方式中，在時鐘信號CK1～CK4為H電平時，開關SW1～SW4分別變成接通。
在這樣的積分器1中，開關SW2、SW3變成接通，開關SW1、SW4變成斷開期間，在電容器12中，儲存與輸入電壓Vin與中間電壓Vdd/2之間的差值相應的電荷(取樣處理)。之后，若開關SW2、SW3變成斷開，開關SW1、SW4變成接通，則被儲存在電容器12中的電荷，流入積分用電容器11中并被儲存(積分處理)。通過反復執(zhí)行這樣的取樣處理/積分處理，從而運算放大器10的輸出電壓Vout，變成對輸入電壓Vin進行積分的電壓。
＝＝開關控制電路＝＝圖2是表示開關控制電路20的結構的圖。開關控制電路20，具備NOR電路30～34、以及反相電路35～60。
向NOR電路30中，輸入經(jīng)由反相電路35的等待信號STB、和主時鐘CLK。等待信號，在積分器1工作時變成H電平。因此，在工作時，從NOR電路30輸出對主時鐘CLK進行反相的信號。
從NOR電路30輸出的信號(第一信號)，被向NOR電路31輸入，同時通過反相電路36所反相的信號(第三信號)，被向NOR電路32輸入。并且，在NOR電路31的后段，設置偶數(shù)個(例如6個)反相電路37～42，反相電路42的輸出變成對開關SW1的接通斷開進行控制的時鐘信號CK1。并且，從反相電路42輸出的信號(第四信號)被向NOR電路32輸入。
然后，在NOR電路32的后段，設置偶數(shù)個(例如4個)反相電路43～46，反相電路46的輸出變成對開關SW2的接通斷開進行控制的時鐘信號CK2。另外，在反相電路46的后段，設置偶數(shù)個(例如兩個)反相電路47、48，從反相電路48輸出的信號(第二信號、第七信號)，被向NOR電路31以及NOR電路34輸入。
并且，從NOR電路31輸出的信號(第五信號)，被向NOR電路33輸入。在NOR電路33的后段，設置偶數(shù)個(例如兩個)反相電路49、50，反相電路50的輸出變成對開關SW3的接通斷開進行控制的時鐘信號CK3。另外，在反相電路50的后段，設置偶數(shù)個(例如4個)反相電路51～54，從反相電路54輸出的信號(第八信號)被向NOR電路34輸入。
然后，在NOR電路34的后段，設置偶數(shù)個(例如4個)反相電路55～58，反相電路58的輸出變成對開關SW4的接通斷開進行控制的時鐘信號CK4。并且，在反相電路58的后段，設置偶數(shù)個(例如兩個)反相電路59、60，從反相電路60輸出的信號(第六信號)，被向NOR電路33輸入。
另外，NOR電路31相當于本發(fā)明的第一邏輯電路，反相電路37～42相當于本發(fā)明的延遲電路。并且，NOR電路32以及反相電路43～46相當于本發(fā)明的第二邏輯電路，NOR電路33以及反相電路49、50相當于本發(fā)明的第三邏輯電路，NOR電路34以及反相電路55～58相當于本發(fā)明的第四邏輯電路。
＝＝動作說明＝＝接著，針對在積分器1的動作時、即等待信號STB變成H電平時開關控制電路20的動作進行說明。另外，在本實施方式中，在各個反相電路35～60中產生的延遲時間是相同的。
圖3為表示本實施方式的開關控制電路20的動作的時序圖。首先，在時刻t1，主時鐘CLK從L電平變?yōu)镠電平。這時，NOR電路31的一方的輸入變成L電平，NOR電路32的一方的輸入變成H電平。因此，NOR電路32的輸出變成L電平，在時刻t2，時鐘信號CK2變成L電平，從反相電路48輸出的L電平的信號被向NOR電路31輸入。這樣，NOR電路31的輸出變成H電平。
然后，從NOR電路31輸出的H電平的信號，被向反相電路37輸入，同時向NOR電路33輸入，NOR電路33的輸出變成L電平。在此，NOR電路31的輸出，經(jīng)由6個反相電路37～42變成時鐘信號CK1，NOR電路33的輸出，經(jīng)由兩個反相電路49、50變成時鐘信號CK3。因此，首先，在時刻t3，時鐘信號CK3變成L電平，在比時刻t3往后的時刻t4，時鐘信號CK1變成H電平。
然后，一旦時鐘信號CK3變成L電平，從反相電路54輸出的L電平的信號被向NOR電路34輸入。這樣，NOR電路34的輸出變成H電平，在時刻t5，時鐘信號CK4變成H電平。
另外，在本實施方式中，雖然在NOR電路31的后段設置6個反相電路37～42，但并非限于此，只要是生成與從NOR電路31的輸出變化成H電平至時鐘信號CK3產生變化為止的時間相比更長的延遲時間的電路即可。
之后，在時刻t6，主時鐘從H電平變化為L電平。這時，NOR電路31的一方的輸入變成H電平，NOR電路32的一方的輸入變成L電平。因此，NOR電路31的輸出變成L電平，L電平的信號被向反相電路37輸入，同時向NOR電路33輸入。然后，在時刻t7，作為反相電路42的輸出的時鐘信號CK1變成L電平。另外，在該時刻，由于時鐘信號CK4是H電平，因此NOR電路33的輸出仍然是L電平，時鐘信號CK3也仍然是L電平。
然后，若從反相電路42輸出的L電平的信號被向NOR電路32輸入，則NOR電路32的輸出變成H電平，在時刻t8時鐘信號CK2變成H電平。當時鐘信號CK2變成H電平時，從反相電路48輸出的H電平的信號被向NOR電路34輸入。這樣，NOR電路34的輸出，變成L電平，在時刻t9，時鐘信號CK4變成L電平。
然后，若時鐘信號CK4變成L電平，則從反相電路60輸出的L電平的信號被向NOR電路33輸入。這樣，NOR電路33的輸出變成H電平，在時刻t10，時鐘信號CK3變成H電平。
針對按照這樣四相時鐘信號CK1～CK4產生變化的情況下積分器1的動作進行說明。首先，在時刻t1，開關SW2、SW3接通，開關SW1、SW4斷開。因此，在取樣用的電容器12中，儲存與輸入電壓Vin相應的電荷。并且，在時刻t2開關SW2變成斷開，在時刻t3開關SW3變成斷開，之后，在時刻t4開關SW1變成接通，在時刻t5開關SW4變成接通。因此，被存儲在取樣用的電容器12中的電荷便流向積分用的電容器11。在此，若令運算放大器10的偏置量為α，則運算放大器10的反相輸入端子的電壓為Vdd/2+α，從而在電容器12中殘留與α相應的電荷。
之后，在時刻t7，開關SW1變成斷開，在時刻t8，開關SW2變成接通。在時刻t8，由于開關SW4還處于接通的狀態(tài)，因此向電容器12的雙方電極施加中間電壓Vdd/2，殘留在電容器12中的電荷被放電。然后，因在時刻t9，開關SW4變成斷開，在時刻t10，開關SW3變成接通，因而在電容器12中，儲存與輸入電壓Vin相應的電荷。即，由于在輸入電壓Vin的取樣開始時電容器12中沒有電荷殘留，因此可以提高取樣精度，提高積分器1中的積分精度。
另外，在本實施方式中，雖然開關SW1～SW4，作為在時鐘信號CK1～CK4為H電平時變成接通的開關，但開關的形式并非限于此，例如，也可以采用通過具有互補關系的兩個時鐘信號來控制接通斷開的CMOS開關電路。
圖4是表示在令開關SW1為CMOS電路時的結構例的圖。開關SW1，是并聯(lián)連接P型MOSFET71和N型MOSFET72的CMOS開關電路。在此，向N型MOSFET72的柵極，輸入上述的時鐘信號CK1，向P型MOSFET71的柵極，輸入對時鐘信號CK1進行反相的時鐘信號CK1B。
圖5示出在令開關SW1為CMOS開關電路時的開關控制電路20的結構的圖。如圖所示，將輸出時鐘信號CK1的反相電路42的輸入信號、即對時鐘信號CK1進行反相的信號變成時鐘信號CK1B(第五時鐘)。同樣，在令開關SW2～SW4為CMOS開關電路的情況下，將輸出時鐘信號CK2～CK4的反相電路的輸入信號，變成將時鐘信號CK2～CK4反相的時鐘信號CK2B～CK4B(第六～第八時鐘)。另外，奇數(shù)個反相電路37～41相當于本發(fā)明的第五邏輯電路。同樣，反相電路43～45相當于本發(fā)明的第六邏輯電路，反相電路49相當于本發(fā)明的第七邏輯電路，反相電路55～57相當于本發(fā)明的第八邏輯電路。
這樣，即使在采用消耗功率較小的CMOS開關電路的情況下，也可以通過開關控制電路20進行同樣的控制。
＝＝應用例＝＝接著，針對通過開關控制電路20進行控制的積分器1的應用例進行說明。圖6示出采用通過本實施方式的開關控制電路20進行控制的積分器1的Δ∑調制電路的結構的圖。Δ∑調制電路80，是具備積分器1、量化器81、以及1位DA轉換器(1位DAC)82的、1次1位Δ∑調制電路。
被輸入的模擬信號(X)，通過積分器1進行積分。量化器81，如果從積分器1輸出的積分結果是規(guī)定值以上，則輸出+1；如果是不到規(guī)定值則輸出-1。而且，1位DAC82，在量化器81的輸出為+1的情況下，從在積分器1中被積分的值中僅減去相當于“+1”的量。
圖7示出本實施方式的Δ∑調制電路80中的積分器以及1位DAC的結構的圖。1位DAC82，具備電容器83、開關SW5、SW6。電容器83的一方的電極，經(jīng)由開關SW1與運算放大器10的反相輸入端子電連接。并且，開關SW5，是控制中間電壓Vdd/2向電容器83的另一方的電極的施加的開關，開關SW6，是控制接地電壓向電容器83的另一方電極的施加的開關。
在此，在量化器81的輸出為+1的情況下，開關SW5在時鐘信號CK2為H電平時變成接通，開關SW6在時鐘信號CK1為H電平時變成接通。即，通過使開關SW2、SW3、SW5變成接通，從而在電容器12中儲存與輸入電壓Vin相應的電荷，同時由于向電容器83的雙方電極施加中間電壓Vdd/2，因此電容器83被放電。并且，之后，若開關SW2、SW3、SW5變成斷開，開關SW1、SW4、SW6變成接通，則電容器83的雙方電極的電壓差變成作為運算放大器10的反相輸入端子的電壓的Vdd/2+ot。因此，被儲存在電容器12中的電荷，流向電容器11中，同時相當于Vdd/2+α的電荷被電容器83取出。即，通過1位DAC82，從在積分器1中被積分的值中減去相當于“+1”的量。
這樣，若采用通過開關控制電路20所控制的積分器1構成Δ∑調制電路80，則由于積分器1中的積分精度提高，因此Δ∑調制電路80中的調制精度也會提高。
另外，圖8示出采用本實施方式的Δ∑調制電路80的Δ∑調制式AD轉換器的結構的圖。AD轉換器90，具有Δ∑調制電路80以及數(shù)字濾波器91。Δ∑調制電路80，為了使噪聲降低，而將所被輸入的模擬信號，以基帶頻率的N倍(例如128倍左右)的頻率進行重復取樣(oversampling)并輸出。然后，數(shù)字濾波器91，將從Δ∑調制電路80輸出的被重復取樣后的信號以1/N間隔提取并輸出。
這樣，若采用Δ∑調制電路80構成AD轉換器90，則由于Δ∑調制電路80中的調制精度提高，因此可以抑制AD轉換器90中的失真率劣化。
以上，針對本實施方式的開關控制電路20、Δ∑調制電路80、以及Δ∑調制式AD轉換器90進行了說明。如上述，開關控制電路20，從開關SW1、SW4變成接通，開關SW2、SW3變成斷開的狀態(tài)開始，按照開關SW1變成斷開，開關SW2變成接通的方式使時鐘信號CK1、CK2變化之后，按照使開關SW4變成斷開，開關SW3變成接通的方式，使時鐘信號CK4、CK3變化并輸出。這樣，在電容器12中重新進行取樣之前，產生開關SW2、SW4同時變成接通的期間，因運算放大器10的偏置使電容器12中殘留的電荷被放電。因此，提高積分器1中的積分精度。
并且，時鐘信號CK1～CK4，由于是根據(jù)一個主時鐘CLK所生成的，因此因過程偏差而引起的時鐘時序的變動較少。因此，開關SW1～SW4的接通斷開時序幾乎不會錯位，能提高積分器1中的積分精度。
然后，通過采用由這樣的開關控制電路20所控制的積分器1，從而能夠得到調制精度高的Δ∑調制電路80。另外，在本實施方式中，雖然Δ∑調制電路80作為1次1位Δ∑調制電路，但即使在構成2次以上、或者多位Δ∑調制電路的情況下，通過采用由開關控制電路20所控制的積分器1，從而能夠提高調制精度。
進而，通過采用調制精度高的Δ∑調制電路80，從而能夠得到可抑制失真率降低的Δ∑調制式AD轉換器90。尤其，在例如20位以上的高比特的Δ∑調制式AD轉換器中，由于要求失真率非常小，因此采用由本實施方式的開關控制電路20所控制的積分器1是較為有效的。
另外，上述實施方式是便于本發(fā)明容易理解的，并非對本發(fā)明進行限定解釋的。本發(fā)明，可不脫離其主旨進行變更、改良，同時本發(fā)明中還包括它的等價物。
例如，在本實施方式中，雖然示出了Δ∑調制電路80以及Δ∑調制式轉換器90作為由開關控制電路20所控制的積分器1的應用例，但積分器1的應用范圍并非限于此，在所有的電路中，都能得到提高積分精度而帶來的效果。
權利要求
1.一種開關控制電路，對積分器的第二以及第三開關、與第一以及第四開關按照互補關系進行接通斷開，其中所述積分器構成為包括運算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，所述第一電極與所述運算放大器的所述輸出端子電連接，所述第二電極與所述運算放大器的所述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開關，其介于所述第二電容器的所述第三電極與所述運算放大器的所述輸入端子之間；第二開關，其對于所述第二電容器的所述第三電極施加基準電壓；第三開關，其對于所述第二電容器的所述第四電極施加輸入電壓；和第四開關，其對于所述第二電容器的所述第四電極施加所述基準電壓，所述開關控制電路，在將所述第一以及第四開關斷開，將所述第二以及第三開關接通之際，在將所述第四開關斷開之前，使所述第二開關接通。
2.根據(jù)權利要求1所述的開關控制電路，其特征在于，若按規(guī)定的周期變化的主時鐘變化成一方的邏輯值，則在按照使所述第二以及第三開關變成斷開的方式讓用于對所述第二以及第三開關的接通斷開進行控制的第二以及第三時鐘變化并輸出之后，按照使所述第一以及第四開關變成接通的方式，讓用于對所述第一以及第四開關的接通斷開進行控制的第一以及第四時鐘變化并輸出，若所述主時鐘變化成另一方的邏輯值，則按照所述第一開關變成斷開，所述第二開關變成接通的方式，使所述第一以及第二時鐘變化并輸出之后，按照使所述第四開關變成斷開，所述第三開關變成接通的方式，使所述第四以及第三時鐘變化并輸出。
3.根據(jù)權利要求2所述的開關控制電路，其特征在于，具備第一邏輯電路，其將第一以及第二輸入信號輸入，在所述第一輸入信號是一方的邏輯值的情況下，將與所述第一輸入信號相應的信號輸出；在所述第一輸入信號是另一方的邏輯值的情況下，將與所述第二輸入信號相應的信號輸出；延遲電路，其使從所述第一邏輯電路輸出的信號延遲規(guī)定的時間，并作為所述第一時鐘輸出；第二邏輯電路，其將第三以及第四輸入信號輸入，在所述第三輸入信號是一方的邏輯值的情況下，將與所述第三輸入信號相應的信號作為所述第二時鐘輸出；在所述第三輸入信號是另一方的邏輯值的情況下，將與所述第四輸入信號相應的信號作為所述第二時鐘輸出；第三邏輯電路，其將第五以及第六輸入信號輸入，在所述第五輸入信號是一方的邏輯值的情況下，將與所述第五輸入信號相應的信號作為所述第三時鐘輸出，在所述第五輸入信號是另一方的邏輯值的情況下，將與所述第六輸入信號相應的信號作為所述第三時鐘輸出；和第四邏輯電路，其將第七以及第八輸入信號輸入，在所述第七輸入信號是一方的邏輯值的情況下，將與所述第七輸入信號相應的信號作為所述第四時鐘輸出，在所述第七輸入信號是另一方的邏輯值的情況下，將與所述第八輸入信號相應的信號作為所述第四時鐘輸出，所述第一輸入信號，是與所述主時鐘相應的信號，所述第二輸入信號，是與所述第二時鐘相應的信號，所述第三輸入信號，是對所述第一輸入信號進行反相后的信號，所述第四輸入信號，是與從所述第一邏輯電路輸出的信號相應的信號，所述第五輸入信號，是與從所述第一邏輯電路輸出的信號相應的信號，所述第六輸入信號，是與所述第四時鐘相應的信號，所述第七輸入信號，是與所述第二時鐘相應的信號，所述第八輸入信號，是與所述第三時鐘相應的信號，所述延遲電路中的所述規(guī)定的時間，是與從向所述第三邏輯電路輸入所述一方的邏輯值的所述第五輸入信號至輸出所述第三時鐘為止的時間相比更長的時間。
4.根據(jù)權利要求3所述的開關控制電路，其特征在于，所述第一～第四開關，分別是被所述第一～第四時鐘、與對所述第一～第四時鐘進行反相后的第五～第八時鐘的兩種輸入所控制的CMOS開關電路，包括第五邏輯電路，其輸出對所述第一時鐘進行反相后的所述第五時鐘；第六邏輯電路，其輸出對所述第二時鐘進行反相后的所述第六時鐘；第七邏輯電路，其輸出對所述第三時鐘進行反相后的所述第七時鐘；和第八邏輯電路，其輸出對所述第四時鐘進行反相后的所述第八時鐘。
5.一種Δ∑調制電路，具備積分器，構成為包括運算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，所述第一電極與所述運算放大器的所述輸出端子電連接，所述第二電極與所述運算放大器的所述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開關，其對所述第二電容器的所述第三電極與所述運算放大器的所述輸入端子之間的電連接進行控制；第二開關，其對基準電壓向所述第二電容器的所述第三電極的施加進行控制；第三開關，其對輸入電壓向所述第二電容器的所述第四電極的施加進行控制；和第四開關，其對所述基準電壓向所述第二電容器的所述第四電極的施加進行控制，并對所述輸入電壓進行積分并輸出；開關控制電路，其按照互補的關系對所述第二以及第三開關、與第一以及第四開關進行接通斷開；量化器，其對所述積分器的輸出進行量化并輸出；和減法電路，其依據(jù)所述量化器的輸出減去被儲存在所述第一電容器中的電荷，所述開關控制電路，在將所述第一以及第四開關斷開，將所述第二以及第三開關接通之際，在將所述第四開關斷開之前，使所述第二開關接通。
6.一種Δ∑調制式AD轉換器，具備權利要求5所述的Δ∑調制電路，其將作為模擬信號的所述輸入電壓重復取樣并變換成數(shù)字信號后輸出；和數(shù)字濾波器，其將從所述Δ∑調制電路輸出的被重復取樣的所述數(shù)字信號以規(guī)定的頻率間隔提取并輸出。
全文摘要
提供一種對采用具有第一～第四開關的開關電容器所構成的積分器的所述第二以及第三開關、與所述第一以及第四開關按照互補關系進行接通斷開的開關控制電路，在將所述第一以及第四開關斷開，將所述第二以及第三開關接通之際，在將所述第四開關斷開之前，使所述第二開關接通。從而能夠使積分器的積分精度以及Δ∑調制電路的調制精度提高，抑制Δ∑調制式AD轉換器的失真率劣化。
文檔編號H03M3/02GK1909380SQ20061010198
公開日2007年2月7日 申請日期2006年7月17日 優(yōu)先權日2005年8月5日
發(fā)明者大西章甲 申請人:三洋電機株式會社