專利名稱：低漏電低時鐘信號擺幅條件預充cmos觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
“低漏電低時鐘信號擺幅條件預充CMOS觸發(fā)器”直接應(yīng)用的技術(shù)領(lǐng)域是采用低擺幅時鐘信號驅(qū)動的低功耗觸發(fā)器電路設(shè)計。所提出電路是一類適用于低擺幅時鐘信號網(wǎng)絡(luò)技術(shù)的低功耗CMOS觸發(fā)器電路單元。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進步，集成電路的規(guī)模和復雜性日益增大，集成電路的功耗和散熱問題越來越得到來自工業(yè)界和學術(shù)界的重視。基于目前的集成電路設(shè)計風格，在大規(guī)模數(shù)字電路系統(tǒng)中，時鐘網(wǎng)絡(luò)消耗的能量占整個電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時鐘互連線網(wǎng)和時序電路單元(觸發(fā)器Flip-Flop)的能量又成為時鐘網(wǎng)絡(luò)能耗的重要來源，并且二者所占的功耗比例有不斷增加的趨勢(見文獻David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact ofArchitectural and Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來源主要有動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點的動態(tài)功耗PDynamic是該節(jié)點負載電容CL、電源電壓VDD和該節(jié)點的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動態(tài)功耗。區(qū)別于數(shù)據(jù)信號線網(wǎng)，時鐘信號線網(wǎng)具有大互連線寄生電容和高信號活性的特點，通過降低時鐘信號線網(wǎng)的電壓信號擺幅VSwing可以在保證電路性能的條件下減小時鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標準單元庫設(shè)計中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這里以Chartered 0.18μm工藝數(shù)字標準單元庫中互補輸出，上升沿觸發(fā)的觸發(fā)器電路單元DFNRB1為例說明(見文獻Manual of“Chartered 0.18micron，1.8 voltOptimum Silicon SC Library CSM18OS120”，Version 1.2February 2003.)。這種電路結(jié)構(gòu)的主要特點是電路結(jié)構(gòu)比較簡單，但是不適合低時鐘信號擺幅時鐘網(wǎng)絡(luò)系統(tǒng)的設(shè)計，同時由于每一次時鐘信號翻轉(zhuǎn)都會引起電路內(nèi)部節(jié)點的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路RCSFF(見文獻H.Kawaguchi and T.Sakurai“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％ Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是這種電路的問題是在每一次時鐘信號低電平時，都會對電路內(nèi)部節(jié)點預充電，會造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，Y.Zhang提出一種條件預充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路SAFF_CP(見文獻Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)。這種觸發(fā)器電路的最大特點是除了保持能夠工作在低電壓擺幅條件下；同時，如果觸發(fā)器電路輸入端在時鐘信號低電平時保持不變，電路不會在時鐘信號低電平期間對其內(nèi)部節(jié)點預充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問題是，由于輸出鎖存器電路采用了交叉耦合NAND2(NAND2二輸入端與非門)結(jié)構(gòu)，會造成觸發(fā)器電路輸出端上升沿延時和下降沿延時極不對稱，給電路單元的使用帶來了潛在的問題。如圖4所示為交叉耦合NAND2鎖存器電路。以Vouta輸出端為例，當Vina為低電平‘0’，同時Vinb為高電平‘1’時，信號經(jīng)過與非門NAND2_a，使得Vouta產(chǎn)生上升沿翻轉(zhuǎn)；當Vina為高電平‘1’，同時Vinb為低電平‘0’時，Vouta不會立刻產(chǎn)生翻轉(zhuǎn)，而是要等到Voutb首先翻轉(zhuǎn)到高電平‘1’，之后才會在Vouta產(chǎn)生下降沿翻轉(zhuǎn)。由此可見，對于采用交叉耦合NAND2鎖存器電路作為輸出端的SAFF_CP電路，輸出端信號產(chǎn)生下降沿翻轉(zhuǎn)總會比產(chǎn)生上升沿翻轉(zhuǎn)多出一個門的延時，因此造成了電路上升沿延時和下降沿延時不對稱的問題。同時，SAFF_CP電路中，由于采用條件預充機制，使得晶體管MP1和MP2可能工作在亞閾值區(qū)，導致電路的泄漏電流功耗增大，這個問題尤其在采用低擺幅時鐘信號驅(qū)動后更加嚴重。

發(fā)明內(nèi)容
本發(fā)明的目的是在現(xiàn)有的條件預充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路即SAFF_CP電路的基礎(chǔ)上提出一種輸出端信號下降沿翻轉(zhuǎn)和上升沿翻轉(zhuǎn)時其延時對稱且建立時間很小的低時鐘信號擺幅條件預充的CMOS觸發(fā)器，同時，電路采用新的條件預充機制，減小了電路的泄漏電流功耗，如圖5所示。
本發(fā)明的特征在于低漏電低時鐘信號擺幅條件預充CMOS觸發(fā)器包括第一級鎖存器和第二級鎖存器，其中第一級鎖存器含有
第一或邏輯電路，包括NMOS管MN10，該管的源極接時鐘信號CLK，襯底接地；PMOS管MP7，該管的柵極同時和所述MN10管的柵極以及輸入數(shù)據(jù)信號Db相連，而所述MP7管的源極接電源VDD；PMOS管MP1，該管的襯底和源極相連后接電源VDD，該管的柵極同時與所述MP7管的漏極以及MN10管的漏極相連；第二或邏輯電路，包括NMOS管MN11，該管的源極接時鐘信號CLK，襯底接地；PMOS管MP8，該管的柵極同時和所述MN11管的柵極以及輸入數(shù)據(jù)信號D相連，而所述MP8管的源極接電源VDD；PMOS管MP2，該管的襯底和源極相連后接電源VDD，該管的柵極同時與所述MP8管的漏極以及MN11管的漏極相連；驅(qū)動電路，包括PMOS管MP3，該管的襯底和源極相連后接電源VDD；NMOS管MN8，該管的襯底接地，而源極和所述MP1管的漏極、MP3管的漏極相連后構(gòu)成驅(qū)動信號輸出端X；所述MN8管的柵極和MP3管的柵極相連后構(gòu)成另一個與所述X端互補的驅(qū)動信號輸出端Y；PMOS管MP4，該管的襯底和源極相連后接電源VDD；NMOS管MN9，該管的襯底接地，而源極和所述MP2管的漏極、MP4管的漏極相連后接到所述驅(qū)動信號的輸出端Y，該MN9管的柵極和所述MP4管的柵極相連后接到所述驅(qū)動信號的輸出端X；NMOS管MN2，該管的襯底接地，而柵極接輸入數(shù)據(jù)信號D，該管的源極和所述MN8管的漏極相連；NMOS管MN3，該管的襯底接地，而柵極接所述輸入數(shù)據(jù)信號D經(jīng)過一個反相器Φ5后形成的所述輸入數(shù)據(jù)信號Db，該管的源極和所述MN9管的漏極相連；NMOS管MN0，該管的襯底接地，柵極接時鐘信號CLK，而源、漏極分別與所述MN2管的、MN3管的源極相連；NMOS管MN1，該管的襯底和漏極相連后接地，柵極接時鐘信號CLK，而源極同時和所述MN2管的、MN3管的漏極相連；第二級觸發(fā)電路，包括兩個分別與所述互補的驅(qū)動信號輸出端X、Y相連的相互獨立并具有相同電路參數(shù)的單時鐘相位鎖存器，其中第一單時鐘相位鎖存器，包括
PMOS管MP5，該管的襯底和源極相連后接電源VDD，而柵極接到所述驅(qū)動信號輸出端Y；NMOS管MN4，該管的襯底接地，柵極接時鐘信號CLK；NMOS管MN6，該端的襯底和漏極相連后接地，而源極和所述MN4管的漏極相連，柵極接所述驅(qū)動信號輸出端Y；第二單時鐘相位鎖存器，包括PMOS管MP6，該管的襯底和源極相連后接電源VDD，而柵極接所述驅(qū)動信號輸出端X；NMOS管MN5，該管的襯底接地，柵極接時鐘信號CLK；NMOS管MN7，該管的襯底和漏極相連后接地，源極和所述MN5管的漏極相連，而柵極接所述驅(qū)動信號輸出端X；兩個反相并接的反相器Φ1和Φ2；輸出反相器Φ3，該反相器的輸入端同時和所述MP6管的漏極和MN5管的源極，反相器Φ1的輸出端以及反相器Φ2的輸入端相連，該反相器Φ3輸出所述觸發(fā)器的輸出信號Qb；輸出反相器Φ4，該反相器的輸入端同時和所述MP5管的漏極和MN4管的源極，反相器Φ1的輸入端以及反相器Φ2的輸出端相連，該反相器Φ4輸出所述觸發(fā)器的另一個輸出信號Q。
本發(fā)明的有益效果是與傳統(tǒng)的數(shù)字標準單元觸發(fā)器電路DFNRB1，RCSFF觸發(fā)器電路和SAFF_CP觸發(fā)器電路比較，本發(fā)明提出的SAFF_CP_RL觸發(fā)器在相同的測試條件下，可以節(jié)省高于30％的功耗。并且電路的結(jié)構(gòu)得到簡化，電路面積較小，電路延時特性，建立時間和亞穩(wěn)態(tài)時間特性也具有很明顯的優(yōu)勢。最后，SAFF_CP_RL的泄漏電流功耗大大減小，可以達到和DFNRB1相當?shù)慕Y(jié)果。所提出的電路技術(shù)非常適合作為數(shù)字電路標準單元并應(yīng)用在低功耗集成電路設(shè)計中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號輸入端，CLK為時鐘信號輸入端，Q和Qb為互補信號輸出端；圖2.Chartered 0.18um工藝數(shù)字標準單元庫中互補輸出且上升沿觸發(fā)的觸發(fā)器電路單元DFNRB1電路結(jié)構(gòu)圖；圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；
圖4.交叉耦合NAND2鎖存器電路結(jié)構(gòu)圖；圖5.本發(fā)明所述的SAFF_CP_RL觸發(fā)器電路結(jié)構(gòu)圖。
具體實施例方式
本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的低時鐘信號擺幅條件預充觸發(fā)器SAFF_CP_RL，如圖5所示。SAFF_CP_RL觸發(fā)器同時具有可以采用低擺幅時鐘信號驅(qū)動和采用條件預充技術(shù)減小觸發(fā)器電路本身功耗的特點，并且由于第一級鎖存器的互補輸出端分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，可以保證SAFF_CP_RL觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。相對于SAFF_CP觸發(fā)器電路，SAFF_CP_RL觸發(fā)器電路結(jié)構(gòu)更加簡單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計。SAFF_CP_RL觸發(fā)器電路中MN0管的柵極接時鐘信號CLK，使得在電路預充階段充電通路的寄生電容減小，可以大大提高電路的速度。同時相對于SAFF_CP電路，SAFF_CP_RL電路采用新的條件預充機制(MP7，MN10和MP8，MN11)完成對MP1和MP2的條件預充控制，新的條件預充機制可以保重MP1和MP2管不工作在亞閾值區(qū)，可以減小電路的泄漏電流功耗。
SAFF_CP_RL觸發(fā)器采用低擺幅時鐘信號驅(qū)動，可以有效的減小互連時鐘線網(wǎng)上的功耗。同時，觸發(fā)器電路采用由輸入數(shù)據(jù)信號D控制的改進的條件預充控制電路完成對電路內(nèi)部節(jié)點的條件預充過程，減小了觸發(fā)器本身的功耗。區(qū)別于RCSFF觸發(fā)器(見文獻H.Kawaguchiand T.S akurai“A R educed Clock-Swing Flip-Flop(RCSFF)for 63％ Power Reduction”′，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，時鐘信號CLK和輸入數(shù)據(jù)信號D組成或邏輯(MP7，MN10)并連接到PMOS管MP1的柵極，同時時鐘信號CLK和輸入數(shù)據(jù)信號Db組成或邏輯(MP8，MN11)并連接到PMOS管MP2的柵極。由于采用了改進的條件預充控制機制，可以保證當D為高電平時，MP1管的柵極電壓Vg為VDD，這樣可以保證MP1管可以不工作在亞閾區(qū)，減小了電路的泄漏電流功耗；相同的分析適用于MP2管。當CLK為高電平，MP1和MP2都截止，NMOS管MN1導通，如果此時輸入數(shù)據(jù)信號D為高電平，使得節(jié)點X放電，節(jié)點Y維持高電平不變。此時第二級鎖存器被節(jié)點X和Y驅(qū)動，并且由于CLK為高電平，NMOS管MN4和MN5導通，使得觸發(fā)器互補輸出端Q為高電平，Qb為低電平。當CLK為低電平的同時，如果輸入信號D仍然保持高電平，MP1保持截止，不會對節(jié)點X進行預充電；此時，對于第二級鎖存器，由于CLK為低電平，MN4和MN5截止，觸發(fā)器的互補輸出信號也會得到保持。當CLK為低電平的同時，如果輸入信號D翻轉(zhuǎn)到低電平，MP1導通，對X節(jié)點預充電；并且當下一個時鐘上升沿到來時，節(jié)點Y放電，節(jié)點X保持高電平并驅(qū)動第二級鎖存器，使得觸發(fā)器互補輸出端Q為低電平，Qb為高電平。第一級鎖存器的輸出節(jié)點X和Y分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法不僅可以保證當CLK為低電平時，觸發(fā)器的互補輸出端可以保持信號電平不變；同時，可以保證SAFF_CP_RL觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。對于觸發(fā)器電路還存在亞穩(wěn)態(tài)效應(yīng)，當輸入數(shù)據(jù)信號D在距離時鐘信號上升沿很近處發(fā)生跳變時，會引起從時鐘信號CLK到輸出端Q或者Qb的延時大大增加，定義觸發(fā)器電路的建立時間與增加的延時之和為亞穩(wěn)態(tài)時間，亞穩(wěn)態(tài)時間與一般情形下電路的延時之和為電路的總延時。電路充電階段內(nèi)部寄生電容會對電路的建立時間和亞穩(wěn)態(tài)特性產(chǎn)生很大影響，SAFF_CP_RL觸發(fā)器中MN0管柵極由時鐘信號CLK控制，當電路中Y節(jié)點處于預充階段時，由于CLK信號為低電平，MN0管關(guān)斷，充電通路只包括MN9管，相對于SAFF_CP同樣情況下具有更小的寄生電容，而電路正常工作階段CLK為高電平使MN0管導通，電路正常工作；相同的情況適用于對X節(jié)點的分析。同時通過電路的仿真結(jié)果可以發(fā)現(xiàn)，本發(fā)明提出的觸發(fā)器SAFF_CP_RL有比較優(yōu)越的建立時間和亞穩(wěn)態(tài)時間性能。
本發(fā)明的必要技術(shù)特征是首先，電路可以采用低擺幅時鐘信號驅(qū)動，有效的降低了時鐘網(wǎng)絡(luò)系統(tǒng)中消耗在時鐘互連線網(wǎng)上的功耗。觸發(fā)器電路采用由輸入數(shù)據(jù)信號D控制的改進的條件預充控制電路完成對電路內(nèi)部節(jié)點的條件預充過程，減小了觸發(fā)器本身的動態(tài)功耗和泄漏電流功耗。第一級鎖存器的條件預充過程配合第二級鎖存器，保證電路在CLK為低電平并且不對X或者Y節(jié)點預充電時，觸發(fā)器的互補輸出端可以保持信號電平不變。第一級鎖存器的輸出節(jié)點X和Y分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法可以保證SAFF_CP_RL觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時；本發(fā)明電路中MN0管柵極由CLK信號控制，使電路具有比較優(yōu)越的建立時間和亞穩(wěn)態(tài)時間性能。相對于SAFF_CP觸發(fā)器電路，SAFF_CP_RL觸發(fā)器電路結(jié)構(gòu)更加簡單，減少了一條額外的電源線(給PMOS管MP1，MP2提供襯底偏置)，更加有利于電路的使用和設(shè)計。
為了比較本發(fā)明所提出的SAFF_CP_RL觸發(fā)器相對于傳統(tǒng)的觸發(fā)器電路DFNRB1和觸發(fā)器SAFF_CP的性能特點，我們采用Chartered 1.8-V 0.18μm工藝，使用電路仿真工具HSPICE對三種電路結(jié)構(gòu)進行了仿真比較分析。表1所示為三種觸發(fā)器電路動態(tài)功耗，泄露電流功耗和歸一化電路面積數(shù)據(jù)比較。電路動態(tài)功耗仿真中時鐘信號輸入CLK為100MHz，50％占空比方波信號，其中DFNRB1觸發(fā)器的時鐘信號接正常信號擺幅時鐘(0V-1.8V)，SAFF_CP和SAFF_CP_RL觸發(fā)器的時鐘信號接低信號擺幅時鐘(0V-0.9V)。數(shù)據(jù)信號輸入D為20MHz，50％占空比方波信號(0V-1.8V)。觸發(fā)器電路輸出端接32fF電容負載。泄漏電流功耗仿真測試中電路輸入信號端CLK和D都接低電平，測試電源電流并取平均值。電路面積以Chartered 0.18um工藝數(shù)字標準單元庫中NAND2單元面積為標準做歸一化處理。動態(tài)功耗和泄漏電流功耗數(shù)據(jù)單位分別為微瓦特(uW)和皮瓦特(pW)。由仿真結(jié)果可見，SAFF_CP_RL觸發(fā)器電路在動態(tài)功耗和泄漏電流功耗方面都有最優(yōu)的效果，同時電路面積也大大減小。
表1觸發(fā)器動態(tài)功耗、泄漏電流功耗、歸一化電路面積比較

觸發(fā)器電路的建立時間和亞穩(wěn)態(tài)時間是影響觸發(fā)器電路性能的重要指標。在仿真測試中，比較了觸發(fā)器DFNRB1，SAFF_CP和SAFF_CP_RL，輸入信號轉(zhuǎn)換時間為0.1ns，電路負載為0.004pF。電路延時單位為皮秒(ps)，仿真結(jié)果見表2，為電路輸出端Q的建立時間和亞穩(wěn)態(tài)時間性能。由仿真結(jié)果可見，SAFF_CP_RL觸發(fā)器具有比較優(yōu)越的性能。
表2觸發(fā)器輸出端Q建立時間和亞穩(wěn)態(tài)時間比較

權(quán)利要求
1.低漏電低時鐘信號擺幅條件預充CMOS觸發(fā)器，其特點在于，該觸發(fā)器包括第一級鎖存器和第二級鎖存器，其中第一級鎖存器含有第一或邏輯電路，包括NMOS管(MN10)，該管的源極接時鐘信號CLK，襯底接地；PMOS管(MP7)，該管的柵極同時和所述(MN10)管的柵極以及輸入數(shù)據(jù)信號Db相連，而所述(MP7)管的源極接電源VDD；PMOS管(MP1)，該管的襯底和源極相連后接電源VDD，該管的柵極同時與所述(MP7)管的漏極以及(MN10)管的漏極相連；第二或邏輯電路，包括NMOS管(MN11)，該管的源極接時鐘信號CLK，襯底接地；PMOS管(MP8)，該管的柵極同時和所述(MN11)管的柵極以及輸入數(shù)據(jù)信號D相連，而所述(MP8)管的源極接電源VDD；PMOS管(MP2)，該管的襯底和源極相連后接電源VDD，該管的柵極同時與所述(MP8)管的漏極以及(MN11)管的漏極相連；驅(qū)動電路，包括PMOS管(MP3)，該管的襯底和源極相連后接電源VDDNMOS管(MN8)，該管的襯底接地，而源極和所述(MP1)管的漏極、(MP3)管的漏極相連后構(gòu)成驅(qū)動信號輸出端X；所述(MN8)管的柵極和(MP3)管的柵極相連后構(gòu)成另一個與所述X端互補的驅(qū)動信號輸出端Y；PMOS管(MP4)，該管的襯底和源極相連后接電源VDD；NMOS管(MN9)，該管的襯底接地，而源極和所述(MP2)管的漏極、(MP4)管的漏極相連后接到所述驅(qū)動信號的輸出端Y，該(MN9)管的柵極和所述(MP4)管的柵極相連后接到所述驅(qū)動信號的輸出端X；NMOS管(MN2)，該管的襯底接地，而柵極接輸入數(shù)據(jù)信號D，該管的源極和所述(MN8)管的漏極相連；NMOS管(MN3)，該管的襯底接地，而柵極接所述輸入數(shù)據(jù)信號D經(jīng)過一個反相器(Φ5)后形成的所述輸入數(shù)據(jù)信號Db，該管的源極和所述(MN9)管的漏極相連；NMOS管(MN0)，該管的襯底接地，柵極接時鐘信號CLK，而源、漏極分別與所述(MN2)管的、(MN3)管的源極相連；NMOS管(MN1)，該管的襯底和漏極相連后接地，柵極接時鐘信號CLK，而源極同時和所述(MN2)管的、(MN3)管的漏極相連；第二級觸發(fā)電路，包括兩個分別與所述互補的驅(qū)動信號輸出端X、Y相連的相互獨立并具有相同電路參數(shù)的單時鐘相位鎖存器，其中第一單時鐘相位鎖存器，包括PMOS管(MP5)，該管的襯底和源極相連后接電源VDD，而柵極接到所述驅(qū)動信號輸出端Y；NMOS管(MN4)，該管的襯底接地，柵極接時鐘信號CLK；NMOS管(MN6)，該端的襯底和漏極相連后接地，而源極和所述(MN4)管的漏極相連，柵極接所述驅(qū)動信號輸出端Y；第二單時鐘相位鎖存器，包括PMOS管(MP6)，該管的襯底和源極相連后接電源VDD，而柵極接所述驅(qū)動信號輸出端X；NMOS管(MN5)，該管的襯底接地，柵極接時鐘信號CLK；NMOS管(MN7)，該管的襯底和漏極相連后接地，源極和所述(MN5)管的漏極相連，而柵極接所述驅(qū)動信號輸出端X；兩個反相并接的反相器(Φ1)和(Φ2)；輸出反相器(Φ3)，該反相器的輸入端同時和所述(MP6)管的漏極和(MN5)管的源極，反相器(Φ1)的輸出端以及反相器(Φ2)的輸入端相連，該反相器(Φ3)輸出所述觸發(fā)器的輸出信號Qb；輸出反相器(Φ4)，該反相器的輸入端同時和所述(MP5)管的漏極和(MN4)管的源極，反相器(Φ1)的輸入端以及反相器(Φ2)的輸出端相連，該反相器(Φ4)輸出所述觸發(fā)器的另一個輸出信號Q。
全文摘要
本發(fā)明屬于CMOS觸發(fā)器技術(shù)領(lǐng)域，其特征在于第一級鎖存器采用由輸入數(shù)據(jù)控制的改進的條件預充控制電路，減小了觸發(fā)器自身的動態(tài)功耗和泄漏電流功耗；第一級鎖存器的兩個輸出節(jié)點分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘鎖存器上，保證了觸發(fā)器互補輸出端的上升和下降的延時對稱；把時鐘信號接在控制充電電路的NMOS管上，減少了充電通路的寄生電容，提高了電路的速度；同時，在第一級鎖存器中，減去了提供襯底偏置的額外的高電壓電源線，簡化了結(jié)構(gòu)；本發(fā)明具有低漏電、低時鐘信號擺幅、觸發(fā)器輸出端的上升和下降對稱的優(yōu)點。
文檔編號H03K3/356GK1758537SQ20051008691
公開日2006年4月12日 申請日期2005年11月18日 優(yōu)先權(quán)日2005年11月18日
發(fā)明者楊華中, 喬飛, 汪蕙 申請人:清華大學, 潮州市創(chuàng)佳電子有限公司