專利名稱：高性能低功耗主從型d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
“高性能低功耗主從型D觸發(fā)器”直接應(yīng)用的技術(shù)領(lǐng)域是低功耗低延時(shí)的觸發(fā)器電路單元設(shè)計(jì)。所提出電路是一類適用于低功耗電路設(shè)計(jì)的高性能D觸發(fā)器電路單元。
背景技術(shù)：
隨著集成電路規(guī)模和復(fù)雜性的日益增大，集成電路的功耗和散熱問(wèn)題越來(lái)越得到工業(yè)界和學(xué)術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計(jì)風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時(shí)鐘網(wǎng)絡(luò)消耗的能量占整個(gè)電路總耗能的比例一直居高不下；其中，時(shí)鐘網(wǎng)絡(luò)的功耗主要消耗在時(shí)鐘互連線和時(shí)序電路單元(觸發(fā)器Flip-Flop)上，并且二者的功耗比例有不斷增加的趨勢(shì)(見文獻(xiàn)David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”，IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來(lái)源由動(dòng)態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗組成。其中動(dòng)態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點(diǎn)的動(dòng)態(tài)功耗PDynamic是該節(jié)點(diǎn)負(fù)載電容CL、電源電壓VDD和該節(jié)點(diǎn)的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號(hào)活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動(dòng)態(tài)功耗。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計(jì)。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這里以VeriSilicon 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中互補(bǔ)輸出，上升沿觸發(fā)的掃描測(cè)試觸發(fā)器電路單元FFDHD1X為例說(shuō)明(見文獻(xiàn)“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7GO_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。這種電路結(jié)構(gòu)的主要特點(diǎn)是電路結(jié)構(gòu)比較簡(jiǎn)單，但是由于每一次時(shí)鐘信號(hào)翻轉(zhuǎn)都會(huì)引起電路內(nèi)部節(jié)點(diǎn)的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路RCSFF(見文獻(xiàn)H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％ PowerReduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是這種電路的問(wèn)題是在每一次時(shí)鐘信號(hào)低電平時(shí)，都會(huì)對(duì)電路內(nèi)部節(jié)點(diǎn)預(yù)充電，會(huì)造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，Y.Zhang提出一種條件預(yù)充結(jié)構(gòu)的低電壓擺幅時(shí)鐘信號(hào)驅(qū)動(dòng)的觸發(fā)器電路SAFF_CP(見文獻(xiàn)Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如圖3所示。這種觸發(fā)器電路的最大特點(diǎn)是除了保持能夠工作在低電壓擺幅條件下；同時(shí)，如果觸發(fā)器電路輸入端在時(shí)鐘信號(hào)低電平時(shí)保持不變，電路不會(huì)在時(shí)鐘信號(hào)低電平期間對(duì)其內(nèi)部節(jié)點(diǎn)預(yù)充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問(wèn)題是，由于采用條件預(yù)充原理，電路建立時(shí)間和延時(shí)性能收到影響，同時(shí)電路結(jié)構(gòu)比較復(fù)雜，給電路單元的使用帶來(lái)潛在的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種結(jié)構(gòu)簡(jiǎn)單的主從型D觸發(fā)器，能夠達(dá)到較好的延時(shí)和較低的功耗，如圖4所示。
本發(fā)明的特征在于該D觸發(fā)器含有反相器XCK，用于對(duì)時(shí)鐘信號(hào)CLK進(jìn)行反相，該反相器XCK的輸入端接所述時(shí)鐘信號(hào)CLK；觸發(fā)驅(qū)動(dòng)電路，包括NMOS管MN5襯底接地；NMOS管MN6襯底接地，而漏極和所述MN5管的漏極相連；第1反相器X1，輸入端接所述MN5管的柵極后構(gòu)成該D觸發(fā)器的輸入端D，而該反相器X1的輸出端接所述MN6管的柵極；NMOS管MN1，該管的襯底、漏極都接地，而源極接所述MN6管的漏極，該MN1管的柵極接所述反相器XCK的輸出端；反向并聯(lián)的兩個(gè)反相器第2反相器X2和第3反相器X3，該反相器X2的輸出端接所述MN6管的源極，而該反相器X2的輸入端接所述MN5管的源極；從動(dòng)式觸發(fā)電路，包括NMOS管MN7，該管的襯底接地，而柵極接所述第2反相器X2的輸出端，標(biāo)記為SALATCH_P端；NMOS管MN8，該管的襯底接地，而柵極接所述第2反相器X2的輸入端，標(biāo)記為SALATCH_N端；NMOS管MN2，該管的襯底、漏極都接地，柵極同時(shí)和所述時(shí)鐘信號(hào)CLK以及反相器XCK的輸入端接在一起，而源極同時(shí)接所述MN7、MN8兩管的漏極；反向并聯(lián)的兩個(gè)反相器第4反相器X4和第5反相器X5，該反相器X5的輸出端和所述MN8管的源極相連，標(biāo)記為QNI端，該反相器X5的輸入端和所述MN7管的源極相連，標(biāo)記為QI端；輸出反相器X6，該反相器X6的輸入端接所述QI端，而輸出端輸出該D觸發(fā)器的輸出信號(hào)Q；輸出反相器X7，該反相器X7的輸入端接所述QNI端，而輸出端輸出該D觸發(fā)器的另一個(gè)輸出信號(hào)QN。
本發(fā)明的有益效果是與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器電路FFDHD1X，RCSFF觸發(fā)器電路和SAFF_CP觸發(fā)器電路比較，本發(fā)明專利提出的FFDHD1X_MS觸發(fā)器同時(shí)具有如下性能優(yōu)勢(shì)電路采用主從型結(jié)構(gòu)，管子數(shù)目較少，觸發(fā)器單元本身的功耗和延時(shí)都較小，在相同的測(cè)試條件下，可以節(jié)省高于25％的功耗。所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在低功耗集成電路設(shè)計(jì)中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號(hào)輸入端，CLK為時(shí)鐘信號(hào)輸入端，Q和Qb為互補(bǔ)信號(hào)輸出端；圖2.VeriSilicon 0.15um工藝數(shù)字標(biāo)準(zhǔn)單元庫(kù)中互補(bǔ)輸出且上升沿觸發(fā)的觸發(fā)器電路單元FFDHD1X電路結(jié)構(gòu)圖；圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.本發(fā)明所述的FFDHD1X_MS觸發(fā)器電路結(jié)構(gòu)圖，所有反相器的供電電源都是Vdd.
具體實(shí)施例方式
本發(fā)明解決其技術(shù)問(wèn)題的技術(shù)方案是本發(fā)明提出的高性能低功耗主從型D觸發(fā)器FFDHD1X_MS，如圖4所示。FFDHD1X_MS觸發(fā)器同時(shí)具有較低的功耗和較小延時(shí)的特點(diǎn)。相對(duì)于SAFF_CP觸發(fā)器電路，此結(jié)構(gòu)簡(jiǎn)單，管子數(shù)據(jù)較少，不會(huì)增加電路的面積，同時(shí)采用差分輸入，具有較好的抗噪聲性能，更適合應(yīng)用于低功耗集成電路的設(shè)計(jì)。
電路工作原理如下CLK為低電平時(shí)，由于同時(shí)與時(shí)鐘信號(hào)相連的反相器的作用，使得MN1導(dǎo)通，MN2截止；如果此時(shí)D為高電平，則MN5導(dǎo)通，MN6截止，使得SALATCH_N和SALATCH_P分別被置為低電平和高電平。當(dāng)時(shí)鐘CLK上升沿到來(lái)時(shí)，MN1截止，MN2導(dǎo)通；此時(shí)根據(jù)SALATCH_N和SALATCH_P的狀態(tài)MN7導(dǎo)通，MN8截止，使得QI和QNI分別被置為低電平和高電平，因此Q翻轉(zhuǎn)為高電平，QN為低電平。D為低電平的情況與此類似，這樣此電路就實(shí)現(xiàn)了上升沿觸發(fā)的D觸發(fā)器功能。
對(duì)于觸發(fā)器電路還存在亞穩(wěn)態(tài)效應(yīng)，當(dāng)輸入數(shù)據(jù)信號(hào)D在距離時(shí)鐘信號(hào)上升沿很近處發(fā)生跳變時(shí)，會(huì)引起從時(shí)鐘信號(hào)CLK到輸出端Q或者Qb的延時(shí)大大增加，定義觸發(fā)器電路的建立時(shí)間與增加的延時(shí)之和為亞穩(wěn)態(tài)時(shí)間，亞穩(wěn)態(tài)時(shí)間與一般情形下電路的延時(shí)之和為電路的總延時(shí)。這種定義下的總延時(shí)相當(dāng)于電路運(yùn)行處于臨界狀態(tài)的數(shù)據(jù)，則其數(shù)值對(duì)電路的參數(shù)比較敏感，而且沒(méi)有較明確的規(guī)律。工業(yè)界一般看重的是電路運(yùn)行比較正常的情況下定義的總延時(shí)，其定義方式如下輸入數(shù)據(jù)D信號(hào)在距離時(shí)鐘信號(hào)很遠(yuǎn)的地方發(fā)生跳變，則其CLK到輸出Q或者Qb的延時(shí)不受亞穩(wěn)態(tài)效應(yīng)的影響，此時(shí)CLK到輸出Q的延時(shí)定義為靜態(tài)延時(shí)，將靜態(tài)延時(shí)增加5％，定義為延時(shí)(Delay)；當(dāng)CLK到輸出Q的延時(shí)等于Delay的數(shù)據(jù)時(shí)所對(duì)應(yīng)的輸入信號(hào)D到CLK的距離定義為亞穩(wěn)態(tài)周期(Tmp)；亞穩(wěn)態(tài)周期和此時(shí)延時(shí)的和定義為總延時(shí)(即Total Delay＝Tmp+Delay，此種定義下的總延時(shí)下文中用Total Delay表示)。由于Total Delay是定義在電路運(yùn)行相對(duì)正常情況下的數(shù)據(jù)指標(biāo)，其數(shù)值對(duì)電路的參數(shù)相對(duì)穩(wěn)定，更能說(shuō)明電路的性能。通過(guò)電路的仿真結(jié)果可以發(fā)現(xiàn)，本發(fā)明提出的觸發(fā)器FFDHD1X_MS有比較優(yōu)越的建立時(shí)間和亞穩(wěn)態(tài)時(shí)間性能。
本發(fā)明的優(yōu)點(diǎn)是首先，電路結(jié)構(gòu)簡(jiǎn)單，所用晶體管數(shù)目較少。其次，觸發(fā)器電路中減少了時(shí)鐘控制的晶體管數(shù)目，電路內(nèi)部節(jié)點(diǎn)的充放電較少，與傳統(tǒng)觸發(fā)器相比可降低25％以上的功耗。最后，電路采用主從型結(jié)構(gòu)易于修改成下降沿觸發(fā)器，而且建立時(shí)間較小，同時(shí)由于在時(shí)鐘上升沿時(shí)只需要經(jīng)過(guò)一級(jí)鎖存電路而降低了電路的延時(shí)。
為了比較本發(fā)明所提出的FFDHD1X_MS觸發(fā)器相對(duì)于傳統(tǒng)的觸發(fā)器電路FFDHD1X和觸發(fā)器SAFF_CP的性能特點(diǎn)，我們采用VeriSilicon 1.5-V 0.15μm工藝，使用電路仿真工具HSPICE對(duì)兩種電路結(jié)構(gòu)進(jìn)行了仿真比較分析。
表1所示為本發(fā)明所述觸發(fā)器電路動(dòng)態(tài)功耗數(shù)據(jù)比較。電路動(dòng)態(tài)功耗仿真中時(shí)鐘信號(hào)輸入CLK為100MHz，50％占空比方波信號(hào)。數(shù)據(jù)信號(hào)輸入D為20MHz，50％占空比方波信號(hào)(0V-1.5V)。觸發(fā)器電路輸出端接20fF電容負(fù)載。其中Q Loaded，Qb Empty代表Q輸出端接20fF電容負(fù)載，其互補(bǔ)輸出端Qb空載(即不接負(fù)載)。Qb Loaded，Q Empty代表Qb輸出端接20fF電容負(fù)載，而Q輸出端空載。動(dòng)態(tài)功耗數(shù)據(jù)單位為微瓦特(uW)。其中在SAFF_CP中，由于電路的時(shí)鐘信號(hào)為全擺幅，不存在漏電流的問(wèn)題，Vwell接電源VDD。
表1觸發(fā)器功耗比較

表2A、表2B和表2C所示為三種觸發(fā)器電路Total Delay性能的比較，其可以說(shuō)明電路的亞穩(wěn)態(tài)周期和靜態(tài)延時(shí)。三種觸發(fā)器電路采用相同的電路配置，輸入信號(hào)轉(zhuǎn)換時(shí)間為0.05ns，互補(bǔ)輸出端Q和Qb負(fù)載為0.02pF。RISE和FALL分別表示輸出信號(hào)上升沿和輸出信號(hào)下降沿；setup time、Tmp、Delay(105)和Total Delay都是在上述定義下Q輸出端的數(shù)據(jù)指標(biāo)。延時(shí)數(shù)據(jù)單位是皮秒(ps)。
表2A傳統(tǒng)觸發(fā)器延時(shí)性能FFDHD1X unitps

表2B SAFF_CP延時(shí)性能SAFF_CP unitps

表2C本發(fā)明所述FFDHD1X_MS延時(shí)性能LCSFF_MS unitps

表3所示為三種觸發(fā)器的晶體管數(shù)據(jù)，與時(shí)鐘直接關(guān)聯(lián)的晶體管數(shù)目以及功耗延時(shí)積的比較。功耗延時(shí)積為觸發(fā)器電路雙端接相同負(fù)載的動(dòng)態(tài)功耗和Total Delay最小值的乘積，測(cè)試條件與上述相同，單位是法焦(fJ)。
表3 觸發(fā)器管子數(shù)目和功耗延時(shí)積比較

由上述數(shù)據(jù)的比較可以看出，本發(fā)明所述的觸發(fā)器結(jié)構(gòu)與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元的相應(yīng)結(jié)構(gòu)相比，具有較好的功耗和延時(shí)性能，同時(shí)結(jié)構(gòu)簡(jiǎn)單，所用晶體管數(shù)目少，不會(huì)帶來(lái)延時(shí)的增加。具有這些性能的優(yōu)勢(shì)使得其適合應(yīng)用于低功耗數(shù)字大規(guī)模集成電路中。
權(quán)利要求
1.功耗低、延時(shí)小的主從型D觸發(fā)器，其特征在于，該D觸發(fā)器含有反相器XCK，用于對(duì)時(shí)鐘信號(hào)CLK進(jìn)行反相，該反相器XCK的輸入端接所述時(shí)鐘信號(hào)CLK；觸發(fā)驅(qū)動(dòng)電路，包括NMOS管(MN5)襯底接地；NMOS管(MN6)襯底接地，而漏極和所述(MN5)管的漏極相連；第1反相器(X1)，輸入端接所述(MN5)管的柵極后構(gòu)成該D觸發(fā)器的輸入端D，而該反相器(X1)的輸出端接所述(MN6)管的柵極；NMOS管(MN1)，該管的襯底、漏極都接地，而源極接所述(MN6)管的漏極，該(MN1)管的柵極接所述反相器XCK的輸出端；反向并聯(lián)的兩個(gè)反相器第2反相器(X2)和第3反相器(X3)，該反相器(X2)的輸出端接所述(MN6)管的源極，而該反相器(X2)的輸入端接所述(MN5)管的源極；從動(dòng)式觸發(fā)電路，包括NMOS管(MN7)，該管的襯底接地，而柵極接所述第2反相器(X2)的輸出端，標(biāo)記為(SALATCH_P)端；NMOS管(MN8)，該管的襯底接地，而柵極接所述第2反相器(X2)的輸入端，標(biāo)記為(SALATCH_N)端；NMOS管(MN2)，該管的襯底、漏極都接地，柵極同時(shí)和所述時(shí)鐘信號(hào)CLK以及反相器XCK的輸入端接在一起，而源極同時(shí)接所述(MN7)、(MN8)兩管的漏極；反向并聯(lián)的兩個(gè)反相器第4反相器(X4)和第5反相器(X5)，該反相器(X5)的輸出端和所述(MN8)管的源極相連，標(biāo)記為(QNI)端，該反相器(X5)的輸入端和所述(MN7)管的源極相連，標(biāo)記為(QI)端；輸出反相器(X6)，該反相器(X6)的輸入端接所述(QI)端，而輸出端輸出該D觸發(fā)器的輸出信號(hào)Q；輸出反相器(X7)，該反相器(X7)的輸入端接所述(QNI)端，而輸出端輸出該D觸發(fā)器的另一個(gè)輸出信號(hào)QN。
全文摘要
本發(fā)明屬于D觸發(fā)器設(shè)計(jì)技術(shù)領(lǐng)域，其特征在于，該觸發(fā)器包括對(duì)時(shí)鐘信號(hào)進(jìn)行反相的反相器；觸發(fā)驅(qū)動(dòng)電路，它設(shè)有一個(gè)與該反相器輸出端相連的時(shí)鐘信號(hào)輸入端以及觸發(fā)信號(hào)輸入端；從動(dòng)型觸發(fā)電路，它的觸發(fā)驅(qū)動(dòng)信號(hào)輸入端與該觸發(fā)驅(qū)動(dòng)電路的輸出端相連，它的時(shí)鐘信號(hào)輸入端與該反相器的輸入端相連；在時(shí)鐘信號(hào)上升沿到來(lái)時(shí)，從動(dòng)型觸發(fā)電路就發(fā)生翻轉(zhuǎn)，使正確的信號(hào)輸出。該D觸發(fā)器具有功耗低、延時(shí)小、結(jié)構(gòu)簡(jiǎn)單的優(yōu)點(diǎn)。
文檔編號(hào)H03K3/037GK1744437SQ200510086548
公開日2006年3月8日 申請(qǐng)日期2005年9月30日 優(yōu)先權(quán)日2005年9月30日
發(fā)明者楊華中, 高紅莉, 喬飛, 汪蕙 申請(qǐng)人:清華大學(xué)