專利名稱：復位集成電路的方法和電路布置的制作方法
技術(shù)領域：
本發(fā)明涉及具有多個半導體模塊的集成電路，通過共用時鐘信號對其供電。盡管可以應用于任何希望的半導體模塊和集成電路中，但是將在以下結(jié)合半導體存儲器對本發(fā)明以及所針對的問題進行解釋。
在集成電路的初始化過程中以及在處于該集成電路的運行過程中的某種狀態(tài)下，需要經(jīng)常地使該集成電路處于限定狀態(tài)。在數(shù)字技術(shù)中，通過復位(RESET或CLEAR)使數(shù)字模塊(module)的該限定狀態(tài)處于低邏輯電平，或者例如通過設定(SET)使該限定狀態(tài)處于高邏輯電平。通常，通過復位一以下稱為RESET使集成電路以及該集成電路相關的模塊處于限定電平。
為了進行這種復位，該集成電路典型地具有RESET端子，該RESET端子是特別為此目的而設置的，并且RESET信號施加在該RESET端子上。通過連接線將載有單個RESET條件的信息的該RESET信號傳送至各個電路部分—這些電路部分通過該集成電路的復位而被復位。
這需要多個RESET連接線，它們分別旨在使各個不同的電路部分RESET，并將對應的RESET信息帶給這些各個不同的電路部分。盡管這些不同的RESET信號特別所需的連接線在簡單集成電路中也可以有效實現(xiàn)，但在大規(guī)模(scale)的集成電路諸如現(xiàn)代化的DRAM存儲器模塊中連接線使用了大量的空間。在這種情況下，用于RESET信號的連接線必須路由至所有半導體模塊，這些半導體模塊例如是行譯碼器、列譯碼器、輸入緩存器、輸出緩存器、驅(qū)動器、調(diào)制器、解調(diào)器等。鑒于有關的設計規(guī)則，這些相應的RESET線的設置使用了極大數(shù)量的芯片面積，由此成本是極高的?？墒牵斞邪l(fā)并提供大規(guī)模集成電路時，仍存在一個需要，即以在保持相同功效的同時盡可能地使用少量面積的方式提供集成電路。

發(fā)明內(nèi)容
本發(fā)明的目的是盡可能地減少集成電路的芯片面積。
為實現(xiàn)上述目的，一種使集成電路的至少一個電路部分尤其是同步半導體存儲器復位的方法，其中，為了對該集成電路計時，設置了時鐘信號和相對于后面的時鐘信號反相的時鐘信號，其中，當存在復位條件時，在時鐘信號上或在反相時鐘信號上對復位信息的項進行編碼。
一種實現(xiàn)本發(fā)明方法的電路布置，具有可以注入時鐘信號的第一時鐘輸入端，具有可以注入與該時鐘信號反相的時鐘信號的第二時鐘輸入端，具有時鐘禁止裝置，當存在復位條件時，為了提供復位信息的項，該時鐘禁止裝置禁止時鐘信號或反相時鐘信號的時鐘為指定的第一持續(xù)時間，該電路布置還具有從時鐘信號或從反相時鐘信號中提取復位信息的譯碼器電路，該譯碼器電路檢測時鐘信號或反相時鐘信號的時鐘被禁止的持續(xù)時間，并且，如果測量到的持續(xù)時間超過指定的第一持續(xù)時間就生成復位信號，該電路布置還具有用于輸出已經(jīng)生成的復位信號的輸出端子。
本發(fā)明基于的知識是例如，在使用CMOS技術(shù)構(gòu)建同步設計的集成電路的情況下，需要時鐘信號和相對于后面的時鐘信號反相的時鐘信號，以便使該集成電路的各種電路部分同步。這些時鐘信號是二進制電信號，這些二進制信號以盡可能相同的時間間隔交替具有高電壓電平(HIGH，邏輯1)以及低電壓電平(LOW，邏輯0)，這些不同時鐘信號的形狀可以是矩形或梯形。與所述時鐘信號反相的時鐘信號在時鐘信號具有高邏輯電平的位置具有低邏輯電平，反之亦然。該時鐘信號和相對于后面的時鐘信號反相的時鐘信號典型地在集成電路中自身生成，或者從外部注入。
現(xiàn)在本發(fā)明的思想是如果存在RESET條件，現(xiàn)在就根據(jù)兩個時鐘信號中的其中一個以合適的方式對該RESET信息進行編碼，也就是說或者根據(jù)時鐘信號本身，或者根據(jù)相對于后面時鐘信號反相的時鐘信號。
無論如何都存在時鐘信號，并且通過無論如何都存在的時鐘線對時鐘信號進行傳輸，時鐘信號現(xiàn)在有利地用來傳送RESET信息。這不需要使用任何額外的面積，并且由此也不涉及任何額外的成本。在這種情況下，僅僅必須提供用于將要被復位的集成電路的電路的譯碼器電路(其必須得到RESET條件)。但這可以根據(jù)電路以簡單的方式來實現(xiàn)，使得這不會導致使用太大的芯片面積。
在提供有RESET信息并且由此被復位的電路中，已經(jīng)根據(jù)這些時鐘信號的其中一個對該RESET信息進行編碼，該RESET信息現(xiàn)在在本地被提取。結(jié)果，電路或這些電路具有在各個本地就可以得到的譯碼器電路，其使用譯碼器來提取已經(jīng)根據(jù)每個時鐘信號進行編碼的RESET信息。在輸出側(cè)，譯碼器電路生成用于使有關電路復位的RESET信號。由于RESET條件和對應的RESET信號現(xiàn)在不再必須通過為此目的而特別設置的RESET連接線從外部發(fā)送到要進行復位的電路，因此可以省卻這些RESET連接線。由此，本發(fā)明特別的優(yōu)點尤其在于由于省卻了這些連接線，可以以更節(jié)約面積并且由此更有效利用成本的方式來制造集成電路。這使得尤其是在非常復雜的集成電路中的芯片面積得以極大節(jié)約。
從其它從屬權(quán)利要求和參考這些附圖的描述中可以得到本發(fā)明有利的改進。
在有利的改進中，通過為指定持續(xù)時間禁止時鐘信號或反相時鐘信號的時鐘，對復位信息進行編碼。指定的第一持續(xù)時間最好至少與該時鐘信號或該反相時鐘信號的兩個時鐘脈沖的持續(xù)時間相對應。
集成電路中的譯碼器電路通過確定指定的第一持續(xù)時間而在本地提取時鐘信號或反相時鐘信號中的復位信息。
在有利的改進中，通過對其中沒有禁止時鐘脈沖的那個時鐘信號的時鐘脈沖進行計數(shù)來確定該指定的第一持續(xù)時間。
在有利的改進中，當超過該指定的第一持續(xù)時間時，在集成電路中的譯碼器電路生成用于使至少一個電路部分復位的本地復位信號。
在這種情況下，通過使信號幅值在指定的第二持續(xù)時間期間從第一邏輯電平改變?yōu)榈诙壿嬰娖?，典型地生成該本地復位信號?br> 在有利的改進中，該指定的第二持續(xù)時間至少與該時鐘信號或該反相時鐘信號的一個時鐘脈沖的持續(xù)時間相對應。
在有利的改進中，該指定的第一持續(xù)時間之后，其中，時鐘被禁止的那個時鐘信號在指定的第二持續(xù)時間之內(nèi)的一個時間或在指定的第二持續(xù)時間之后的一個時間開始再一次計時。
在有利的改進中，譯碼器電路具有用于對時鐘信號或反相時鐘信號計數(shù)的計數(shù)器。
在另一個有利的改進中，譯碼器電路具有移位寄存器，通過其時鐘沒有被禁止的時鐘信號的時鐘而觸發(fā)該移位寄存器。在這種情況下，該移位寄存器具有第一數(shù)量個觸發(fā)器，該第一數(shù)量與該時鐘信號或反相時鐘信號的時鐘脈沖的數(shù)量相對應，結(jié)合在一起的這些時鐘脈沖至少是確定該指定的第一持續(xù)時間所必須的。
在有利的改進中，設置了維持電路，當存在復位信號時，該維持電路維持該復位信號指定的第二持續(xù)時間。該維持電路是以例如觸發(fā)器的形式存在的。


結(jié)合附圖所表示的典型實施例，以下將對本發(fā)明進行更詳細地解釋。其中圖1表示用于解釋根據(jù)時鐘信號確定復位信息(根據(jù)本發(fā)明)的方式的信號/時間圖；以及圖2表示根據(jù)本發(fā)明用于根據(jù)時鐘信號得到復位信息的譯碼器電路。
具體實施例方式
在這些附圖中，除非特別指明，否則，相同的或功能相同的元件和信號具有相同的附圖標記。
圖1使用了信號/時間圖來表示根據(jù)時鐘信號得到RESET信息項(根據(jù)本發(fā)明)的方式。
在圖1中，CLK用于指示時鐘信號，CLK#用于指示與所述時鐘信號反相的時鐘信號。這些時鐘信號CLK、CLK#可以通過例如DLL(延時閉鎖回路)電路生成。這些時鐘信號CLK、CLK#具有梯形時鐘脈沖和脈沖間隔。根據(jù)本發(fā)明還提供RESET信號RESET。該RESET信號RESET含有從兩個時鐘信號CLK、CLK#得到的RESET項信息，以下還將對這些進行詳細描述。
在使用附圖標記Δt表示的時間段中，時鐘信號CLK的時鐘脈沖被禁止。在這種現(xiàn)有情況下，時間段Δt覆蓋時鐘信號CLK的恰好四個完整脈沖的持續(xù)時間。在該時間段Δt中，反相時鐘信號CLK#不變，也就是說其具有不變的時鐘脈沖。
將在以下對根據(jù)本發(fā)明得到該用于RESET信息以及RESET信號RESET的方法進行詳細描述。
在時間t0，輸出RESET條件R1。RESET條件R1意味著該集成電路的一個或多個電路將被復位。如果檢測到RESET條件R1，例如，R1指的是初始化階段、運行頻率的改變、違背自時鐘刷新等，那么就從隨后的時間t1開始禁止或停止時鐘信號CLK的時鐘脈沖的生成為一個指定時間Δt。但與所述時鐘信號CLK反相的時鐘信號CLK#仍保持不受影響，結(jié)果，反相的時鐘信號CLK#連續(xù)恒定地具有時鐘脈沖。
通過對時間段Δt期間的反相時鐘信號CLK#的時鐘脈沖進行計數(shù)這種簡單的方式可以從時鐘信號CLK中得到RESET信息。結(jié)果，讀取計數(shù)的該計數(shù)器首先在時間t0復位一次。
將時鐘信號CLK、CLK#時鐘脈沖的數(shù)量稱為等待時間。為了確定這些時鐘脈沖的數(shù)量，設置了同步計數(shù)器，其借助于由DLL電路產(chǎn)生的時鐘信號來計數(shù)。這個同步計數(shù)器還被稱為等待時間計數(shù)器。本發(fā)明的譯碼器電路連接該等待時間計數(shù)器或作為該等待時間計數(shù)器的部分，該譯碼器電路連續(xù)檢查時鐘信號CLK以及反相時鐘信號CLK#的狀態(tài)。如果出現(xiàn)這種情況，即在指定個數(shù)的時鐘脈沖—本實施例中是三個時鐘脈沖期間，該反相時鐘信號CLK#具有上升(或下降)沿，并且該時鐘信號CLK不具有對應的下降(或上升)沿，那么已經(jīng)滿足RESET條件。該譯碼器電路將在該時鐘脈沖中缺少的時鐘脈沖解釋為RESET條件，并且立刻生成RESET信號RESET。在這種情況下，該RESET信號RESET具有限定的長度，例如兩個時鐘脈沖。這意味著在第三時鐘脈沖之后，也就是說在反相時鐘信號CLK#的第四個時鐘脈沖的上升沿上，譯碼器電路立刻將RESET信號RESET設定成現(xiàn)在包括該對應的RESET條件的高邏輯電平(見箭頭)。然后該RESET信號RESET處于該高邏輯電平，持續(xù)兩個時鐘脈沖的時間，隨后例如自動地被再一次設定成低邏輯電平，所述低邏輯電平指示RESET條件的結(jié)束。
在已經(jīng)使該RESET信號RESET復位后，使用DLL電路在時間t4時重新啟動時鐘信號CLK的時鐘。作為一種選擇，甚至還可以更早一點重新啟動時鐘信號CLK，例如在時間t3(t3＞t2)時重新啟動。這種情況在圖1中得以解釋。由于即使在RESET信號RESET具有高邏輯電平時時鐘信號CLK可以保持穩(wěn)定，因此后一種情況更有利。
圖2表示用于從至少一個時鐘信號得到RESET信號RESET的譯碼器電路。
在圖2中，附圖標記1指代譯碼器電路。該譯碼器電路1具有兩個輸入端子2、3，通過這兩個輸入端子2、3，時鐘信號CLK以及與時鐘信號CLK反相的時鐘信號CLK#分別注入譯碼器電路1中。還可以設置其它輸入端子4，其可以用于注入初始化信號PWRON。在這種情況下，該初始化信號PWRON是所謂的通電信號。該譯碼器電路還具有輸出端5，在該輸出端5處可以輸出復位信號RESET。
譯碼器電路1含有移位寄存器6，該移位寄存器6含有一個接著一個串聯(lián)連接的三個觸發(fā)器7、8、9。NOR門10還連接該移位寄存器6的上游(upstream)。該移位寄存器6的第一觸發(fā)器7通過NOR門10連接具有時鐘信號CLK的輸入端子2。觸發(fā)器7、8的輸出端分別連接下游觸發(fā)器8、9的一個輸入端。
移位寄存器6的觸發(fā)器7、8、9還具有時鐘輸入端。該各個觸發(fā)器7、8、9的時鐘輸入端連接具有反相時鐘信號CLK#的輸入端子3。移位寄存器6的觸發(fā)器7、8、9最后具有復位輸入端，其分別連接具有初始化信號PWRON的輸入端子4。
AND門11還連接移位寄存器6的下游(downstream)。該AND門11的輸入端連接每個分接頭11、12、13，并且由此連接觸發(fā)器7、8、9的每個輸出端11、12、13。在該輸出側(cè)，該AND門11連接譯碼器電路1的輸出端5。
此外，該譯碼器電路1還具有觸發(fā)器15，其在該輸入側(cè)連接AND門14的輸出端。觸發(fā)器15的復位輸入端還連接具有初始化信號PWRON的輸入端子4。在該輸出端，觸發(fā)器15生成STOP信號STOP，其注入該輸入側(cè)NOR門10的每個其它輸入端。
以下將概略地解釋譯碼器電路1運行的方法。
通過輸入端子4注入初始化信號PWRON。該初始化信號PWRON構(gòu)成用于復位移位寄存器6的所有觸發(fā)器7、8、9的初始化條件。在該譯碼器1的運行期間，也就是說當觸發(fā)器7、8、9最初被復位時，緊接著進行譯碼器電路1的運行。
移位寄存器6的三個觸發(fā)器7、8、9由反相時鐘信號CLK#進行計時。使用反相時鐘信號CLK#的時鐘通過一個觸發(fā)器7、8、9對于每一時鐘脈沖預設了在輸入側(cè)注入觸發(fā)器7的時鐘信號。如果在三個這種運行之后觸發(fā)器7、8、9的輸出端11、12、13分別具有相同的高電平(HIGH，“1”)G0、G1、G2，那么這意味著該時鐘分別被禁止了該時鐘信號CLK的三個連續(xù)的時鐘脈沖，由此滿足該RESET條件。這些信號G0、G1、G2注入AND門14。如果所有三個信號G0、G1、G2具有相同值(在這種高邏輯電平的情況下)，那么AND門14的輸出端也具有高邏輯電平?，F(xiàn)在，為了復位一個或多個電路部分，在AND門14輸出端的信號形成RESET信號RESET，該RESET信號RESET用作RESET條件。
該RESET信號RESET同時注入附加觸發(fā)器15的輸入端。該附加觸發(fā)器15最初通過初始信號PWRON復位，在輸出側(cè)生成STOP信號，所述STOP信號注入NOR門10的一個輸入端。以這種方式，當具有高邏輯電平的RESET信號RESET出現(xiàn)時，移位寄存器6的輸入就轉(zhuǎn)換成獨立于該時鐘信號CLK的值。這使得可以確保在輸出端5處的RESET信號RESET(以這種方式得到的)保持穩(wěn)定，持續(xù)指定個數(shù)的時鐘脈沖CLK#，例如兩個時鐘脈沖的持續(xù)時間。
當該時鐘信號CLK開始再一次計時時，清除觸發(fā)器6、7、8的內(nèi)容以及移位寄存器的內(nèi)容和附加觸發(fā)器15的內(nèi)容。
盡管以上參考一個優(yōu)選實施例已經(jīng)對本發(fā)明進行了描述，但是本發(fā)明并不局限于這些，而是可以以各種方式來對其進行改進。
參考圖2所進行描述的電路結(jié)構(gòu)對于根據(jù)本發(fā)明的譯碼器電路并不是必須的。相反地，以非常簡單的方式有意地示出了所述電路結(jié)構(gòu)?？梢砸匀魏卫硐氲姆绞綄υ撾娐方Y(jié)構(gòu)進行改進，例如通過根據(jù)用于檢測禁止時鐘信號的等待時間的長度(其被選擇)在移位寄存器中使用更多或較少的觸發(fā)器。如果希望提高檢測禁止時鐘信號的可靠性，那么在這種情況下還可以選擇多于3個觸發(fā)器。相反，少于3個觸發(fā)器也可以用于降低可靠性。
此外，用反相組件代替功能單元和組件，例如使得在不背離本發(fā)明基礎原理的條件下可以確定不同電路變型的多樣性。代替輸出側(cè)AND門，后者由此還可以是例如輸出側(cè)NAND門的形式。在這種情況下，由于有關信號從高邏輯電平降低到低邏輯電平，因此將對RESET信號進行編碼。
此外，還可以根據(jù)反相時鐘信號而不是時鐘信號來對RESET信息進行編碼。
權(quán)利要求
1.一種用于使集成電路的至少一個電路部分尤其是同步半導體存儲器復位的方法，其中，為了對集成電路計時，設置了時鐘信號(CLK)和相對于后面的時鐘信號反相的時鐘信號(CLK#)，其中，當存在復位條件(R1)時，在時鐘信號(CLK)上或反相時鐘信號(CLK#)上對復位信息項進行編碼。
2.如權(quán)利要求1所述的方法，其特征在于通過為指定的持續(xù)時間(Δt)禁止時鐘信號(CLK)或反相時鐘信號(CLK#)的時鐘，對復位信息進行編碼。
3.如權(quán)利要求2所述的方法，其特征在于指定的第一持續(xù)時間(Δt)至少與時鐘信號(CLK)或反相時鐘信號(CLK#)的兩個時鐘脈沖的持續(xù)時間相對應。
4.如權(quán)利要求2或3所述的方法，其特征在于集成電路中的譯碼器電路(1)通過確定指定的第一持續(xù)時間(Δt)而本地的提取時鐘信號(CLK)或反相時鐘信號(CLK#)中的復位信息。
5.如權(quán)利要求2-4中的任意一個所述的方法，其特征在于通過對時鐘脈沖沒有被禁止的那個時鐘信號(CLK#)的時鐘脈沖進行計數(shù)來確定指定的第一持續(xù)時間(Δt)。
6.如權(quán)利要求2-5中的任意一個所述的方法，其特征在于當超過指定的第一持續(xù)時間(Δt)時，在集成電路中的譯碼器電路(1)生成用于使至少一個電路部分復位的本地復位信號(RESET)。
7.如權(quán)利要求6所述的方法，其特征在于通過使信號幅值在指定的第二持續(xù)時間期間(t4-t2)從第一邏輯電平改變?yōu)榈诙壿嬰娖?，生成本地復位信?RESET)。
8.如權(quán)利要求7所述的方法，其特征在于指定的第二持續(xù)時間(t4-t2)至少與時鐘信號(CLK)或反相時鐘信號(CLK#)的一個時鐘脈沖的持續(xù)時間相對應。
9.如權(quán)利要求7或8所述的方法，其特征在于在指定的第一持續(xù)時間(Δt)之后，時鐘被禁止的那個時鐘信號(CLK)在指定的第二持續(xù)時間(t4-t2)之內(nèi)的一個時間(t3，t4)或在指定的第二持續(xù)時間(t4-t2)之后的一個時間(t3，t4)再一次開始計時。
10.一種電路布置，尤其是用于執(zhí)行根據(jù)上述權(quán)利要求中的任一項權(quán)利要求所述的方法的電路布置，具有可以注入時鐘信號(CLK)的第一時鐘輸入端(2)；具有可以注入與時鐘信號(CLK)反相的時鐘信號(CLK#)的第二時鐘輸入端(3)；具有時鐘禁止裝置，當存在復位條件(R1)時，為了提供復位信息項，時鐘禁止裝置在指定的第一持續(xù)時間(Δt)禁止時鐘信號(CLK)或反相時鐘信號(CLK#)的時鐘；具有從時鐘信號(CLK)或從反相時鐘信號(CLK#)中提取復位信息的譯碼器電路(1)，其檢測時鐘信號(CLK)或反相時鐘信號(CLK#)的時鐘被禁止的持續(xù)時間，并且，如果檢測到的持續(xù)時間超過指定的第一持續(xù)時間(Δt)，就生成復位信號(RESET)；具有用于輸出已經(jīng)生成的復位信號(RESET)的輸出端子(5)。
11.如權(quán)利要求10所述的電路布置，其特征在于譯碼器電路(1)具有用于對時鐘信號(CLK)或反相時鐘信號(CLK#)進行計數(shù)的計數(shù)器。
12.如權(quán)利要求10或11所述的電路布置，其特征在于譯碼器電路(1)具有移位寄存器(6)，通過其時鐘沒有被禁止的時鐘信號(CLK#)的時鐘而觸發(fā)移位寄存器(6)，移位寄存器(6)具有第一數(shù)量個觸發(fā)器(7、8、9)，第一數(shù)量與時鐘信號(CLK)或反相時鐘信號(CLK#)的時鐘脈沖的數(shù)量相對應，至少需要這些時鐘信號的脈沖結(jié)合確定指定的第一持續(xù)時間(Δt)。
13.如權(quán)利要求10-12中的任意一個所述的電路布置，其特征在于設置了維持電路(15)，當存在復位信號(RESET)時，維持電路為指定的第二持續(xù)時間(t4-t2)維持復位信號(RESET)。
14.如權(quán)利要求13所述的電路布置，其特征在于維持電路(15)是以觸發(fā)器(15)的形式存在的。
全文摘要
本發(fā)明涉及一種使集成電路的至少一個電路部分尤其是一種同步半導體存儲器復位的方法，其中，為了對集成電路計時，設置了時鐘信號和相對于后面的時鐘信號反相的時鐘信號，當存在復位條件時，在時鐘信號上或反相時鐘信號上對復位信息項進行編碼。本發(fā)明還涉及一種實施根據(jù)本發(fā)明的上述方法的電路布置，其具有時鐘禁止裝置和譯碼器電路，譯碼器電路用于從時鐘信號或從反相時鐘信號中提取復位信息。
文檔編號H03K5/153GK1694241SQ20051007419
公開日2005年11月9日 申請日期2005年4月30日 優(yōu)先權(quán)日2004年4月30日
發(fā)明者斯特凡·迪特里希, 托馬斯·海因, 帕特里克·海伊, 彼得·施勒邁爾 申請人:印芬龍科技股份有限公司