芯片輸入/輸出端口的靜電釋放esd保護結(jié)構和芯片的制作方法
【專利摘要】本發(fā)明涉及一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構和芯片，所述結(jié)構包括：在所述芯片輸入/輸出端口與芯片內(nèi)部連接端子之間的一組CMOS驅(qū)動管，和所述一組CMOS驅(qū)動管中的每一個驅(qū)動管的漏極與所述芯片輸入/輸出端口之間串接的電阻；其中，所述電阻為注入電阻，與阱區(qū)之間存在寄生二極管，用于形成ESD放電通路。
【專利說明】
芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構和芯片
技術領域
[0001]本發(fā)明涉及微電子技術領域，尤其涉及一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構和芯片。
【背景技術】
[0002]靜電放電(Electrostatic Discharge，ESD)給電子器件會帶來破壞性的后果。ESD以極高的強度很迅速地發(fā)生，通常將產(chǎn)生足夠的熱量熔化半導體芯片的內(nèi)部電路，是造成集成電路失效的主要原因之一。
[0003]CMOS常常用作輸入/輸出端口的驅(qū)動管，隨著集成電路工藝不斷發(fā)展，互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor,CMOS)的特征尺寸不斷縮小，金屬氧化物半導體(Metal-Oxide Semiconductor, M0S)的柵氧厚度越來越薄，MOS管能承受的電流和電壓也越來越小，因此為了進一步優(yōu)化電路的抗ESD性能，目前常用的方法是，在MOS管的源漏打孔處加硅化物阻擋層(saliside block, SAB)，從而增大電阻來有效延緩大電流放電路徑。
[0004]然而，采用這種做法的一個缺點是，因為加入了特殊工藝層次對MOS管進行處理，使得MOS管的輸出速度大大降低，只能達到未經(jīng)SAB處理的MOS管的輸出速度的一半甚至是1/3。這就使得這種結(jié)構的MOS在高速輸出端口的應用上無法滿足要求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是提供一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構，在不采用SAB等特殊工藝的條件下，既能為芯片提供有效的ESD保護，同時還可以滿足端口輸出速度的要求。
[0006]第一方面，本發(fā)明實施例提供了一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構，所述結(jié)構包括:
[0007]在所述芯片輸入/輸出端口與芯片內(nèi)部連接端子之間的一組CMOS驅(qū)動管，和所述一組CMOS驅(qū)動管中的每一個驅(qū)動管的漏極與所述芯片輸入/輸出端口之間串接的電阻；其中，所述電阻為注入電阻，與阱區(qū)之間存在寄生二極管，用于形成ESD放電通路。
[0008]在第一種可能的實現(xiàn)方式中，所述CMOS驅(qū)動管包括NMOS管和PMOS管。
[0009]結(jié)合第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，與所述NMOS管連接的所述電阻為N型注入電阻，通過在所述NMOS管的P阱區(qū)進行N型摻雜注入形成；所述N型注入電阻對所述P阱區(qū)有寄生的二極管，用于泄放電流。
[0010]結(jié)合第一種可能的實現(xiàn)方式，在第三種可能的實現(xiàn)方式中，與所述PMOS管連接的所述電阻為P型注入電阻，通過在所述PMOS管的N阱區(qū)進行P型摻雜注入形成；所述P型注入電阻對所述N阱區(qū)有寄生的二極管，用于泄放電流。
[0011]在第四種可能的實現(xiàn)方式中，所述結(jié)構具體為多指條型ESD保護結(jié)構。
[0012]在第五種可能的實現(xiàn)方式中，所述寄生二極管與所對應的驅(qū)動管之間為并聯(lián)結(jié)構。
[0013]第二方面，本發(fā)明實施例提供了一種芯片，包括上述第一方面所述的輸入/輸出端口的靜電釋放ESD保護結(jié)構
[0014]在第一種可能的實現(xiàn)方式中，所述芯片為FPGA芯片。
[0015]本發(fā)明實施例提供的芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構，采用多指條保護結(jié)構，在CMOS驅(qū)動管中的每一個驅(qū)動管的漏極與芯片輸入/輸出端口之間串接的電阻，利用串聯(lián)電阻，可以降低ESD時驅(qū)動管兩端的電壓，同時保證每個串聯(lián)電阻的寄生二極管同時被觸發(fā)，作為ESD時快速泄放電流的通道。因而所采用作為驅(qū)動管的NMOS和PMOS不用采用特殊的工藝層處理(如SAB)，所以可以滿足輸出端口速度上的要求。本發(fā)明提供的ESD保護結(jié)構，相比采用SAB處理的驅(qū)動管的保護結(jié)構，在保持同樣ESD性能的前提下，能夠把輸出端口的速度提高2倍以上。在深亞微米下最高可達IG?1G的數(shù)據(jù)處理能力。
【附圖說明】
[0016]為了更清楚地說明本發(fā)明實施例的技術方案，下面將對本發(fā)明實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面所描述的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0017]圖1為本發(fā)明實施例提供的一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構的示意圖。
[0018]下面結(jié)合附圖和實施例對本發(fā)明進行詳細說明。
【具體實施方式】
[0019]圖1為本發(fā)明實施例一提供的一種芯片輸入/輸出端口的靜電釋放(ESD)保護結(jié)構的結(jié)構示意圖。如圖1所示，本發(fā)明的ESD保護結(jié)構包括一組連接在芯片輸入/輸出端口(PAD)與芯片內(nèi)部連接端子(in)之間的CMOS驅(qū)動管，和該組MOS驅(qū)動管中，每個MOS管的漏極與PAD之間串接的電阻R。
[0020]具體的，本發(fā)明中的CMOS驅(qū)動管，及串接的電阻R，采用多指條保護結(jié)構，其中，CMOS驅(qū)動管包括NMOS管和PMOS管。在如圖1所示的結(jié)構中，上方為PMOS管，下方為NMOS管。這里，NMOS管和PMOS管均是采用普通的CMOS工藝制成，沒有添加特殊的工藝層。
[0021]多指條保護結(jié)構上的每個電阻R的阻值都是相同的。每個電阻R串接在MOS的漏極和PAD之間，電阻R為在MOS管的阱區(qū)注入反相摻雜而形成。
[0022]進一步具體的，NMOS管連接的電阻R為N型注入電阻，可以通過在NMOS管的P阱區(qū)內(nèi)進行N型摻雜注入形成，其中，多個N型注入電阻通過同一工藝過程一次性制作完成；所形成N型注入電阻對P阱區(qū)有寄生二極管，可以在ESD時用于快速泄放電流。同樣的，PMOS管連接的電阻R為P型注入電阻，可以通過在PMOS管的N阱區(qū)內(nèi)進行P型摻雜注入形成，其中，多個P型注入電阻通過同一工藝過程一次性制作完成；所形成P型注入電阻對N阱區(qū)有寄生二極管，可以在ESD時用于快速泄放電流。
[0023]這些寄生二極管與相應的MOS驅(qū)動管之間形成并聯(lián)的結(jié)構，同時，這些電阻R之間，也相當于等效并聯(lián)結(jié)構，使得所連接的MOS驅(qū)動管的漏極的電位都相等。
[0024]電阻R的阻值，可以基于芯片所要求的頻率來決定。比如在一個具體的例子中，頻率要求達800MHz，可以采用等效并聯(lián)后為I歐姆左右的多個電阻R來實現(xiàn)；在另一個具體的例子中，頻率要求達600MHz，可以采用等效并聯(lián)后為2歐姆左右的多個電阻R來實現(xiàn)。
[0025]在工藝實現(xiàn)上，電阻R的阻值，可以通過控制注入摻雜的濃度，以及注入?yún)^(qū)域的長寬比等參數(shù)來確定。
[0026]寄生二極管的參數(shù)，也可以根據(jù)ESD的要求，來通過工藝進行調(diào)整和設定。
[0027]通過本發(fā)明提供的ESD保護結(jié)構，在ESD通過PAD導入芯片內(nèi)部時，多個寄生二極管同時觸發(fā)，形成MOS驅(qū)動管的低阻旁路，將ESD電流引入線電壓，同時，通過電阻R，有效的鉗位保護電路電壓，使得MOS驅(qū)動管端的電壓有效降低。
[0028]本發(fā)明因為采用在MOS管的阱區(qū)進行摻雜注入形成電阻，并利用電阻對阱區(qū)的寄生二極管用作ESD泄放電流，在集成電路版圖上不會增加額外的面積，也就是說，相當于在集成電路版圖中節(jié)省了額外設計二極管所需要占用的面積。
[0029]正因采用本發(fā)明的ESD保護結(jié)構，使得在芯片的ESD保護結(jié)構上可以采用普通的MOS管作為輸入/輸出端口的驅(qū)動管，能夠有效的提高輸出速度。同時，MOS管本身的寄生二極管還可以作為次級靜電放電電路，為芯片提供ESD保護。
[0030]同時，因為無需采用特殊工藝層來提升ESD保護性能，也節(jié)省了工藝制成的步驟，同時降低了成本。
[0031]本發(fā)明提供的ESD保護結(jié)構，相比采用SAB處理的驅(qū)動管的保護結(jié)構，在保持同樣ESD性能的前提下，能夠把輸出端口的速度提高2倍以上。在深亞微米下最高可達IG?1G的數(shù)據(jù)處理能力。
[0032]本發(fā)明的芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構，可以應用于FPGA器件等各種芯片中。
[0033]需要說明的是，雖然在本發(fā)明的圖1中，以8對CMOS管及16個電阻R的多指條保護結(jié)構為例對本發(fā)明的ESD保護結(jié)構進行了描述，但并非以此對本發(fā)明的具體實現(xiàn)方式構成任何限定。
[0034]以上所述的【具體實施方式】，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【主權項】
1.一種芯片輸入/輸出端口的靜電釋放ESD保護結(jié)構，其特征在于，所述結(jié)構包括:在所述芯片輸入/輸出端口與芯片內(nèi)部連接端子之間的一組CMOS驅(qū)動管，和所述一組CMOS驅(qū)動管中的每一個驅(qū)動管的漏極與所述芯片輸入/輸出端口之間串接的電阻；其中，所述電阻為注入電阻，與阱區(qū)之間存在寄生二極管，用于形成ESD放電通路。2.根據(jù)權利要求1所述的ESD保護結(jié)構，其特征在于，所述CMOS驅(qū)動管包括NMOS管和PMOS 管。3.根據(jù)權利要求2所述的ESD保護結(jié)構，其特征在于，與所述NMOS管連接的所述電阻為N型注入電阻，通過在所述NMOS管的P阱區(qū)進行N型摻雜注入形成；所述N型注入電阻對所述P阱區(qū)有寄生二極管，用于泄放電流。4.根據(jù)權利要求2所述的ESD保護結(jié)構，其特征在于，與所述PMOS管連接的所述電阻為P型注入電阻，通過在所述PMOS管的N阱區(qū)進行P型摻雜注入形成；所述P型注入電阻對所述N阱區(qū)有寄生二極管，用于泄放電流。5.根據(jù)權利要求1所述的ESD保護結(jié)構，其特征在于，所述結(jié)構具體為多指條型ESD保護結(jié)構。6.根據(jù)權利要求1所述的ESD保護結(jié)構，其特征在于，所述寄生二極管與所對應的驅(qū)動管之間為并聯(lián)結(jié)構。7.—種芯片，其特征在于，所述芯片包括上述權利要求1-6任一所述的輸入/輸出端口的靜電釋放ESD保護結(jié)構。8.根據(jù)權利要求7所述的芯片，其特征在于，所述芯片為FPGA芯片。
【文檔編號】H02H9/04GK105990823SQ201510044230
【公開日】2016年10月5日
【申請日】2015年1月28日
【發(fā)明人】劉成利, 陳子賢, 劉明
【申請人】京微雅格（北京）科技有限公司