電子電路和半導(dǎo)體裝置制造方法
【專利摘要】一種電子電路，包括：第一電路，每個(gè)第一電路包括第一場效應(yīng)晶體管，其源極被提供第一電壓和第二電壓至少之一；以及第二電路，每個(gè)第二電路與相應(yīng)的一個(gè)第一電路相關(guān)聯(lián)，并且產(chǎn)生施加到第一場效應(yīng)晶體管的反向偏置電壓，以便根據(jù)第一電壓和第二電壓至少之一的改變而改變。
【專利說明】電子電路和半導(dǎo)體裝置
【技術(shù)領(lǐng)域】
[0001]本文討論的實(shí)施方式的某一方面涉及一種電子電路和半導(dǎo)體裝置。
【背景技術(shù)】
[0002]由于電源線的電阻，會(huì)出現(xiàn)依賴于芯片上位置的電源電壓的下降。因此，芯片中不同位置的晶體管具有不同的特性。已知一種旨在抑制不同特性出現(xiàn)的半導(dǎo)體裝置，其中芯片被劃分成電路塊，并且施加到塊中的場效應(yīng)晶體管(FET)的反向偏置電壓可在塊的基礎(chǔ)上被控制(例如，參見日本特開2008-227155號(hào)公報(bào))。
[0003]已知一種電路，其產(chǎn)生根據(jù)電源電壓的波動(dòng)而改變的參考電壓(例如，參見日本特開 2007-128395 號(hào)公報(bào))。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的一個(gè)方面的目的是提供一種電子電路和半導(dǎo)體裝置，其包括控制對(duì)每多個(gè)電路施加的反向偏置電壓的簡化電路。
[0005]根據(jù)本發(fā)明的一個(gè)方面，提供一種電子電路，包括:第一電路，每個(gè)第一電路包括第一場效應(yīng)晶體管，其源極被提供第一電壓和第二電壓的至少之一；以及第二電路，每個(gè)第二電路與相應(yīng)的一個(gè)第一電路相關(guān)聯(lián)，并且產(chǎn)生施加到第一場效應(yīng)晶體管的反向偏置電壓，以便根據(jù)第一電壓和第二電壓的至少之一的改變而改變。
【專利附圖】

【附圖說明】
[0006]圖1是根據(jù)第一實(shí)施方式的半導(dǎo)體裝置的示意圖；
[0007]圖2是作為包括在第一電路中的示例性電路的逆變器電路的電路圖；
[0008]圖3A和3B是第二電路的例子的電路圖；
[0009]圖4是根據(jù)第一實(shí)施方式的一部分電路的電路圖；
[0010]圖5是第二電路的布局的圖；
[0011]圖6A和6B是示出了第二電路的模擬結(jié)果的圖；
[0012]圖7A和7B是示出了第二電路的模擬結(jié)果的圖；
[0013]圖8是根據(jù)第二實(shí)施方式的半導(dǎo)體裝置的框圖；
[0014]圖9是VNWC產(chǎn)生電路的電路圖；
[0015]圖10是VNWS和VNW隨時(shí)間的模擬結(jié)果的圖；
[0016]圖11是根據(jù)第二實(shí)施方式的半導(dǎo)體裝置的另一個(gè)例子的示意圖；以及
[0017]圖12是根據(jù)第三實(shí)施方式的半導(dǎo)體裝置的示意圖。
【具體實(shí)施方式】
[0018]為了根據(jù)電源電壓的下降來分離地控制針對(duì)每個(gè)電路的反向偏置電壓，可以針對(duì)每個(gè)電路準(zhǔn)備要施加的反向偏置電壓。然而，該準(zhǔn)備使用控制反向偏置電壓的復(fù)雜電路。根據(jù)下文描述的實(shí)施方式的一個(gè)方面，簡化了控制針對(duì)每個(gè)電路的反向偏置電壓的電路。
[0019]現(xiàn)在，參照附圖給出實(shí)施方式的描述。
[0020]第一實(shí)施方式
[0021]圖1是根據(jù)第一實(shí)施方式的半導(dǎo)體裝置的示意圖。參照?qǐng)D1，例如，電子電路被形成在由硅制成的半導(dǎo)體芯片10中。電子電路包括多個(gè)第一電路14和多個(gè)第二電路16，每個(gè)第二電路16對(duì)應(yīng)于相應(yīng)的一個(gè)第一電路14。半導(dǎo)體芯片10被劃分成多個(gè)塊12。至少一個(gè)第一電路14被提供在每個(gè)塊12中。通過電源線18對(duì)每個(gè)第一電路14提供電源電壓VSS和VDD(分別為第一電壓和第二電壓)。電源電壓VDD高于電源電壓VSS。電源電壓VSS可以是接地電壓。每個(gè)第一電路14包括第一場效應(yīng)晶體管，其源極被提供第一電壓和第二電壓中的一個(gè)。例如，每個(gè)第一電路14包括場效應(yīng)晶體管，其源極和漏極分別被提供電源電壓VSS和VDD。第二電路16產(chǎn)生施加到場效應(yīng)晶體管的反向偏置電壓?；ミB線19被連接到第二電路16?；ミB線19包括用于VPWC、VPffS, VNffS和VNWC的線，如稍后所述。電源線18和互連線19是例如由銅或招制成的金屬線。半導(dǎo)體芯片10可以具有例如ImmXlmm至Ij 10_X IOmm的尺寸。塊12可以具有例如100 μ mX 100 μ m到1_X Imm的尺寸。在半導(dǎo)體芯片10中，例如可以以若干行和若干列到幾十行和幾十列來布置塊12。
[0022]圖2是逆變器電路的電路圖，其是第一電路中的示例性電路。參照?qǐng)D2，逆變器電路包括場效應(yīng)晶體管21和22 (第一場效應(yīng)晶體管)。場效應(yīng)晶體管21是η溝道場效應(yīng)晶體管，而場效應(yīng)晶體管22是P溝道場效應(yīng)晶體管。場效應(yīng)晶體管21和22的柵極共同連接到輸入節(jié)點(diǎn)23。場效應(yīng)晶體管21和22的漏極共同連接到輸出節(jié)點(diǎn)24。場效應(yīng)晶體管21的源極連接到施加有電源電壓VSS的電源節(jié)點(diǎn)25。場效應(yīng)晶體管22的源極連接到施加有電源電壓VDD的電源節(jié)點(diǎn)26。場效應(yīng)晶體管21的背柵連接到施加有反向偏置電壓VPW的節(jié)點(diǎn)27。場效應(yīng)晶體管22的背柵連接到施加有另一反向偏置電壓VNW的節(jié)點(diǎn)28。
[0023]在圖1中的電源線18較長的情況下，由于其布線電阻，導(dǎo)致電源電壓VDD和VSS下降。當(dāng)通過互連線從塊12的外部提供反向偏置電壓時(shí)，反向偏置電壓下降。當(dāng)電源電壓和/或反向偏置電壓改變時(shí)，場效應(yīng)晶體管的特性改變。例如，當(dāng)電源電壓之差減小且流經(jīng)場效應(yīng)晶體管的電流減小時(shí)，場效應(yīng)晶體管的延遲時(shí)間增加?？紤]場效應(yīng)晶體管的特性的改變來計(jì)算每個(gè)電路的延遲時(shí)間。當(dāng)在電路設(shè)計(jì)中考慮場效應(yīng)晶體管的特性的較大改變時(shí)，每個(gè)電路中的時(shí)序設(shè)計(jì)會(huì)有困難。
[0024]例如，在半導(dǎo)體芯片10的邊緣附近電源電壓VDD是0.7V的情況下，半導(dǎo)體芯片10的中心附近的塊12中電源電壓是0.7V-a (VDD)。參數(shù)a (VDD)是由電源線18引起的電源電壓VDD的下降。在場效應(yīng)晶體管22被提供等于VDD+0.4V的反向偏置電壓VNW的情況下，在半導(dǎo)體芯片10的中心附近的塊12中的反向偏置電壓VNW是VDD+0.4-a (VNW)0參數(shù)a (VNW)是由布線電阻引起的反向偏置電壓VNW的下降。在半導(dǎo)體芯片10的邊緣附近施加到場效應(yīng)晶體管22的反向偏置電壓Vbs是0.4V。然而，半導(dǎo)體芯片10的中心附近的反向偏置電壓 Vbs 等于(VDD+0.4V_a (VNW))-VDD-a (VDD))=0.4V-a (VNW)+a (VDD)。如上所述，由于VDD和VSS以及VNW和VPW中的電壓降，不同的塊12具有場效應(yīng)晶體管21和22的不同特性。
[0025]圖3A和3B是第二電路的示例性配置的電路圖。第二電路30a和30b分別從電源電壓VDD和VSS產(chǎn)生VNW和VPW。第二電路30a和30b產(chǎn)生反向偏置電壓VNW和VPW，該反向偏置電壓VNW和VPW改變以分別跟隨電源電壓VDD和VSS的改變。
[0026]參照?qǐng)D3A，第二電路30a具有電阻器Rl (第一電阻器)、電阻器R2 (第二電阻器)、電阻器R3 (第三電阻器)、場效應(yīng)晶體管37 (第二場效應(yīng)晶體管)和場效應(yīng)晶體管38 (第三場效應(yīng)晶體管)。節(jié)點(diǎn)31 (第一節(jié)點(diǎn))被提供電源電壓VDD (第二電壓)。節(jié)點(diǎn)33 (第二節(jié)點(diǎn))被提供電壓VNWS(第三電壓)。電壓VNWS高于電源電壓VDD。反向偏置電壓VNW通過節(jié)點(diǎn)23 (第三節(jié)點(diǎn))被輸出。節(jié)點(diǎn)34 (第四節(jié)點(diǎn))被提供控制電壓VNWC (第四電壓)。電阻器Rl和R2在節(jié)點(diǎn)31和節(jié)點(diǎn)32之間串聯(lián)連接。場效應(yīng)晶體管37的源極連接到節(jié)點(diǎn)31，柵極連接到電阻器Rl和R2之間的節(jié)點(diǎn)35，漏極連接到節(jié)點(diǎn)33。場效應(yīng)晶體管37的背柵連接到節(jié)點(diǎn)34。電阻器R3在場效應(yīng)晶體管37的漏極和節(jié)點(diǎn)33之間串聯(lián)連接。場效應(yīng)晶體管38的源極連接到節(jié)點(diǎn)33，柵極連接到場效應(yīng)晶體管37的漏極和電阻器R3之間的節(jié)點(diǎn)36，漏極連接到節(jié)點(diǎn)32。場效應(yīng)晶體管37和38是η溝道場效應(yīng)晶體管。
[0027]場效應(yīng)晶體管38和電阻器R3形成電流源，其提供電流I到電阻器Rl和R2。電流I幾乎是恒定的，與電源電壓VDD和VSS無關(guān)?？珉娮杵鱎l的電勢差是IXR1，其中Rl是Rl的電阻。該電勢差是場效應(yīng)晶體管37的柵源電壓Vgs。因此，Vgs=IXRl。節(jié)點(diǎn)31和32之間的電勢差是VNW-VDD，其等于IX(R1+R2)，其中R2是R2的電阻。因此，VNW-VDD=Vgs X(1+R2/R1)。也就是說，VNW-VDD是Vgs的常數(shù)倍。柵源電壓Vgs幾乎是恒定的。因此，電勢差VNW-VDD幾乎是恒定的，與VDD和VNWS無關(guān)。通過改變R2/R1，電勢差VNW-VDD被改變。通過改變控制電壓VNWC，柵源電壓Vgs被改變。因此，通過控制電壓VNWC，能夠限定VNW-VDD0
[0028]場效應(yīng)晶體管37的反向偏置電壓是VDD-VNWC。如果電源電壓VDD下降到VDD-α，場效應(yīng)晶體管37的反向偏置電壓變?yōu)榈扔赩DD-a-VNWC。從而通過電源電壓VDD的下降a減小了反向偏置電壓。因此，柵源電壓Vgs減小，電勢差VNW-VDD減小。因此，逆變器電路20的P溝道場效應(yīng)晶體管22的反向偏置電壓VNW減小。因此，流經(jīng)場效應(yīng)晶體管22的電流增加，從而由電源電壓VDD的下降引起的場效應(yīng)晶體管22的電流減小被補(bǔ)償。因此，由電源電壓VDD的下降引起的延遲被補(bǔ)償。如上所述，第二電路30a抑制了電源電壓VDD和反向偏置電壓VNW的下降的影響。例如，電壓VDD、VNWS、VNWC和VNWS分別被設(shè)定為等于0.7VU.5V、0.3V 和 1.1V。
[0029]參照?qǐng)D3B，在第二電路30b中，對(duì)節(jié)點(diǎn)41 (第一節(jié)點(diǎn))提供電源電壓VSS (第一電壓)。對(duì)節(jié)點(diǎn)43 (第二節(jié)點(diǎn))提供電壓VPWS (第三電壓)。電壓VPWS低于電源電壓VSS。反向偏置電壓VPW通過節(jié)點(diǎn)42 (第三節(jié)點(diǎn))被輸出。節(jié)點(diǎn)44 (第四節(jié)點(diǎn))被提供控制電壓VPWC(第四電壓)。場效應(yīng)晶體管37和38是P溝道場效應(yīng)晶體管。第二電路30b的其他結(jié)構(gòu)和第二電路30a的一樣,這里省略描述。
[0030]第二電路30b能夠使VPW-VSS幾乎恒定，與VSS和VPWS無關(guān)。通過改變R2/R1，VPff-VSS被改變。此外，通過控制電壓VPWC限定VPW-VSS。此外，能夠補(bǔ)償電源電壓VSS的下降和流經(jīng)場效應(yīng)晶體管21的電流的減小。因此，第二電路30b能夠抑制電源電壓VSS和反向偏置電壓VPW的下降的影響。例如，電壓VSS、VPffS, VPffC和VPWS分別被設(shè)定為等于0.0V, -0.8V、0.4V 和-0.4V。
[0031]圖4是根據(jù)第一實(shí)施方式的電路的一部分的電路圖。參照?qǐng)D4，每個(gè)第一電路14具有邏輯電路，例如逆變器電路20、NAND電路20a和NOR電路20b。第一電路14中的η溝道場效應(yīng)晶體管21的反向偏置電壓是由相應(yīng)的第二電路30b產(chǎn)生的反向偏置電壓VPW。第一電路14中的P溝道場效應(yīng)晶體管22的反向偏置電壓是由相應(yīng)的第二電路30a產(chǎn)生的反向偏置電壓VNW。每個(gè)第一電路14被提供分別由相應(yīng)的一個(gè)第二電路30a和相應(yīng)的一個(gè)第二電路30b產(chǎn)生的反向偏置電壓VNW和VPW。
[0032]圖5是第二電路的布局的圖。參照?qǐng)D5，N阱45和P阱46被形成在半導(dǎo)體芯片10中，更具體地是在半導(dǎo)體襯底中。第二電路30a的場效應(yīng)晶體管37和38被形成在P阱46中，第二電路30b的場效應(yīng)晶體管37和38被形成在N阱45中。電阻器Rl到R3和場效應(yīng)晶體管37和38的柵極包括多晶硅層47。在第二電路30a中，通過互連線48和接觸49，場效應(yīng)晶體管37的源極S被連接到施加有電源電壓VDD的電源線(節(jié)點(diǎn)31 )。此外，源極S被連接到電阻器Rl的一端。通過相應(yīng)的互連線48和接觸49，場效應(yīng)晶體管37的柵極G被連接到電阻器Rl的另一端和電阻器R2的一端。通過相應(yīng)的互連線48和接觸49，場效應(yīng)晶體管37的漏極D被連接到場效應(yīng)晶體管38的柵極G。場效應(yīng)晶體管37被形成于其中的P阱46經(jīng)由接觸49被連接到通過其提供控制電壓的互連線(節(jié)點(diǎn)34)。
[0033]電阻器R2的另一端經(jīng)由相應(yīng)的互連線48和接觸49連接到攜帶反向偏置電壓VNW的輸出互連線(節(jié)點(diǎn)32)和場效應(yīng)晶體管38的源極S。通過相應(yīng)的互連線48和接觸49，場效應(yīng)晶體管38的柵極G被連接到電阻器R3的一端。通過相應(yīng)的互連線48和接觸49，場效應(yīng)晶體管38的漏極D被連接到電阻器R3的另一端和互連線(電源節(jié)點(diǎn)33)，通過節(jié)點(diǎn)33提供電壓VNWS。場效應(yīng)晶體管38被形成于其中的P阱46通過接觸49連接到互連線(節(jié)點(diǎn)32)。
[0034]部分互連線48被形成在電阻器Rl和R2的部分之上。電阻器Rl和R2的該部分延伸的方向和互連線48延伸的方向相同。因此，通過選擇接觸49的位置，可以任意地設(shè)定電阻比R2/R1，接觸49建立電阻器Rl和R2以及互連線48之間的互連。
[0035]在第二電路30b中，場效應(yīng)晶體管37和38被形成在N講45中。第二電路30b的其他結(jié)構(gòu)和第二電路30a的結(jié)構(gòu)一樣，這里省略描述。
[0036]圖6A和6B是示出了第二電路的模擬結(jié)果的圖。在模擬中，場效應(yīng)晶體管37和38的柵極長度被設(shè)定為等于60nm，其柵極寬度被設(shè)定為等于5 μ m。電阻器R3的電阻是IOk Ω。電壓VNWS和VPWS分別被設(shè)定為等于1.5V和-0.7V?？刂齐妷篤NWC和VPWC分別被設(shè)定為等于0.4V和0.3V。在室溫(25°C左右)時(shí)，電阻比R2/R1被改變。
[0037]圖6A是反向偏置電壓VNW與時(shí)間相關(guān)的圖。參照?qǐng)D6A，在第二電路30a中，隨著時(shí)間的推移，電源電壓VDD從0.7V改變到0.5V。電阻比R2/R1被設(shè)定為1、0.5和0.1。差VDD-VNW幾乎恒定，與電源電壓VDD的不同值或改變無關(guān)。差VDD-VNW由電阻比R2/R1限定。
[0038]圖6B是反向偏置電壓VPW與時(shí)間相關(guān)的圖。參照?qǐng)D6B，在第二電路30b中，隨著時(shí)間的推移，電源電壓VSS從OV改變到0.2V。電阻比R2/R1被設(shè)定為1、0.5和0.1。差VSS-VPW幾乎恒定，與電源電壓VSS的不同值無關(guān)。差VSS-VPW由電阻比R2/R1限定。
[0039]圖7A和7B是示出第二電路的模擬結(jié)果的圖。在模擬中，場效應(yīng)晶體管37和38的柵極長度被設(shè)定為等于60nm，其柵極寬度被設(shè)定為等于5 μ m。電阻器R3的電阻是IOk Ω。電壓VNWS和VPWS分別被設(shè)定為等于1.5V和-0.7V。電阻比R2/R1被設(shè)定為0.1。在室溫(25°C左右)時(shí)，控制電壓VNWC和VPWC改變。[0040]圖7A是反向偏置電壓VNW與時(shí)間相關(guān)的圖。參照?qǐng)D7A，在第二電路30a中，隨著時(shí)間的推移，電源電壓VDD從0.7V改變到0.5V?？刂齐妷篤NWC被設(shè)定為0.1V,0.3V、0.5V和0.TL.差VDD-VNW幾乎恒定，與電源電壓VDD的不同值無關(guān)。差VDD-VNW由控制電壓VNWC限定。
[0041]圖7B是反向偏置電壓VPW與時(shí)間相關(guān)的圖。參照?qǐng)D7B，在第二電路30b中，隨著時(shí)間的推移，電源電壓VSS從0.0V改變到0.2V?？刂齐妷篤PWC被設(shè)定為0V、0.2V、0.4V和
0.6V。差VSS-VPW幾乎恒定，與電源電壓VDD的不同值無關(guān)。差VSS-VPW由控制電壓VPWC限定。
[0042]根據(jù)第一實(shí)施方式，針對(duì)每個(gè)第一電路14提供由第二電路30a和第二電路30b組成的第二電路16。第二電路16產(chǎn)生響應(yīng)于電源電壓VDD和/或VSS的改變而改變的反向偏置電壓VNW和VPW，其被施加到包括在第二電路30中的場效應(yīng)晶體管。通過這種結(jié)構(gòu)，提供到第一電路14的反向偏置電壓VDD-VNW和/或VSS-VPW保持恒定，與電源電壓VDD及VSS和/或電壓VNW及VPW的改變無關(guān)。因此，控制對(duì)各個(gè)第一電路14施加的反向偏置電壓的每個(gè)電路被簡化。
[0043]電路被設(shè)計(jì)成具有如下配置:至少兩個(gè)第一電路14具有不同值的電阻比R2/R1。因此，第一電路14具有不同的反向偏置電壓。因此，第一電路14具有不同特性通過使用不同值的電阻比R2/R1來實(shí)現(xiàn)。例如，不同值的電阻比R2/R1實(shí)現(xiàn)第一電路14具有場效應(yīng)晶體管電流增加和延遲時(shí)間減少的特性，以及具有場效應(yīng)晶體管電流減小和延遲時(shí)間增加的
另一特性。
[0044]電路被設(shè)計(jì)成具有如下配置:至少兩個(gè)第一電路14具有不同值的控制電壓VNWC和VPWC。通過這種配置，每個(gè)第一電路14具有相應(yīng)的不同的反向偏置電壓。例如，控制電壓VNWC和VPWC的不同值實(shí)現(xiàn)了第一電路14具有場效應(yīng)晶體管電流增加和延遲時(shí)間減少的一個(gè)特性，以及具有場效應(yīng)晶體管電流減小和延遲時(shí)間增加的另一個(gè)特性。
[0045]第二實(shí)施方式
[0046]圖8是根據(jù)第二實(shí)施方式的半導(dǎo)體裝置的框圖。參照?qǐng)D8，在半導(dǎo)體芯片10中，提供有邏輯電路54和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)56作為第一電路。此外，在半導(dǎo)體芯片10中，提供有電荷泵50、VPWC產(chǎn)生電路52、VNWC產(chǎn)生電路53、存儲(chǔ)器電路55和第二電路30a和30b。兩個(gè)電荷泵50的每個(gè)產(chǎn)生電壓VPWS和VNWS。VPWC產(chǎn)生電路52和VNWC產(chǎn)生電路53從電壓VPWS和VNWS產(chǎn)生控制電壓VPWC和VNWC。兩個(gè)第二電路30a分別產(chǎn)生反向偏置電壓VNWl和VNW2。兩個(gè)第二電路30b分別產(chǎn)生反向偏置電壓VPWl和VPW2。反向偏置電壓VNWl和VPWl被提供到邏輯電路54。反向偏置電壓VNW2和VPW2被提供到靜態(tài)隨機(jī)存取存儲(chǔ)器56。
[0047]反向偏置電壓VNWl和VNW2可以被改變，以便隨著兩個(gè)第二電路30a的電阻比R2/Rl的不同值而具有不同的值。類似地，反向偏置電壓VPWl和VPW2隨著兩個(gè)第二電路30b的電阻比R2/R1的不同值而可以具有不同的值。存儲(chǔ)器電路55存儲(chǔ)與控制電壓相關(guān)聯(lián)的信息INBl、INB2、IPBl和IPB2。VPWC產(chǎn)生電路52根據(jù)信息IPBl和IPB2產(chǎn)生控制電壓VPWC。VNWC產(chǎn)生電路53根據(jù)信息INBl和INB2產(chǎn)生控制電壓VNWC。例如，存儲(chǔ)器電路55是非易失性存儲(chǔ)器。
[0048]圖9是VNWC產(chǎn)生電路53的電路圖。參照?qǐng)D9，一個(gè)p溝道場效應(yīng)晶體管22a和兩個(gè)η溝道場效應(yīng)晶體管21a在節(jié)點(diǎn)63和節(jié)點(diǎn)61之間串聯(lián)連接，電壓VNWS被提供到節(jié)點(diǎn)63，電源電壓VSS被提供到節(jié)點(diǎn)61。此外，一個(gè)P溝道場效應(yīng)晶體管22b和三個(gè)η溝道場效應(yīng)晶體管21b串聯(lián)連接。連接到控制電壓VNWC被輸出到的節(jié)點(diǎn)62的是兩個(gè)場效應(yīng)晶體管21a之間的節(jié)點(diǎn)和把三個(gè)場效應(yīng)晶體管21b劃分成2:1的節(jié)點(diǎn)。因此，兩個(gè)場效應(yīng)晶體管21a的分壓和三個(gè)場效應(yīng)晶體管21b的分壓互不相同。場效應(yīng)晶體管22a和22b的柵極分別被提供信息INBl和INB2。串聯(lián)連接的場效應(yīng)晶體管21a的數(shù)量與串聯(lián)連接的場效應(yīng)晶體管21b的數(shù)量不同。因此，控制電壓VNWC根據(jù)信息INBl和INB2來限定。VPWC產(chǎn)生電路52可以被類似地配置。VPWC產(chǎn)生電路52根據(jù)信息IPBl和IPB2來限定控制電壓VPWC。
[0049]在邏輯電路54中，流經(jīng)場效應(yīng)晶體管的電流被增加，從而減少延遲時(shí)間。相反，出于功耗的目的，靜態(tài)隨機(jī)存取存儲(chǔ)器56被配置成具有減小的流經(jīng)場效應(yīng)晶體管的電流。因此，半導(dǎo)體裝置被配置成使得施加到邏輯電路54中的場效應(yīng)晶體管的反向偏置電壓不同于施加到靜態(tài)隨機(jī)存取存儲(chǔ)器56中的場效應(yīng)晶體管的反向偏置電壓。在不提供第二電路30a和30b的情況下，四個(gè)電荷泵50將被用于產(chǎn)生四個(gè)反向偏置電壓VNWl、VNW2、VPffl和VPff20在這種情況下，電荷泵50具有較大的面積，這導(dǎo)致芯片尺寸較大。相反，根據(jù)第二實(shí)施方式，兩個(gè)第二電路30a具有不同值的電阻比R2/R1，并且產(chǎn)生互不相同的反向偏置電壓VNWl和VNW2。類似地，兩個(gè)第二電路30b具有不同值的電阻比R2/R1，并且產(chǎn)生互不相同的反向偏置電壓VPWl和VPW2。因此，只用兩個(gè)電荷泵50來產(chǎn)生四個(gè)偏置電壓VNWl、VNW2、VPffl和VPW2。如上所述，第二實(shí)施方式實(shí)現(xiàn)了電荷泵50數(shù)量的減少和芯片尺寸的減小。
[0050]存儲(chǔ)器電路55存儲(chǔ)與控制電壓相對(duì)應(yīng)的信息INBl、INB2、IPBl和IPB2。因此，可對(duì)每個(gè)半導(dǎo)體芯片10設(shè)定控制電壓VNWC和VPWC。例如，可分離地對(duì)每個(gè)半導(dǎo)體芯片10設(shè)定控制電壓VNWC和VPWC，以便吸收制造過程中引起的特性的不同。
[0051]電荷泵50產(chǎn)生的電壓可以隨時(shí)間改變。當(dāng)通過電荷泵產(chǎn)生反向偏置電壓VNW和VPW時(shí)，反向偏置電壓VNW和VPW隨時(shí)間改變。當(dāng)這樣的反向偏置電壓VNW和VPW被用于相邏輯回路(Phase Logic Loop，PLL)電路時(shí)，抖動(dòng)特性降低。因此，反向偏置電壓VNW和VPff不被提供到包括PLL電路的模擬電路。因此，模擬電路消耗大量的功率。
[0052]相反，根據(jù)第二實(shí)施方式，電荷泵50產(chǎn)生電壓VNWS和VPWS。第二電路30a和30b從電壓VNWS和VPWS產(chǎn)生反向偏置電壓VNW和VPW。因此，即使VNWS波動(dòng)很大，VNW的波動(dòng)也被抑制。
[0053]圖10是VNWS和VNW隨時(shí)間的示意圖。參照?qǐng)D10，電荷泵50產(chǎn)生電壓VNWS。因此，如果電壓VNWS具有約0.1V的紋波，電壓VNW被改善為具有約0.0lV的紋波。以上述方式，包括在反向偏置電壓VNW和VPW中的紋波被抑制。
[0054]圖11是根據(jù)第二實(shí)施方式的半導(dǎo)體裝置的另一個(gè)例子的示意圖。參照?qǐng)D11，在半導(dǎo)體芯片10中，提供有邏輯電路54、靜態(tài)隨機(jī)存取存儲(chǔ)器56和模擬電路58，作為第一電路。模擬電路58包括PLL電路59。至少一個(gè)第一電路14可以包括PLL電路59。因此，反向偏置電壓VNW和VPW被提供到包括PLL電路59的第一電路14。因此，包括PLL電路59的第一電路14的功耗被降低。
[0055]第三實(shí)施方式
[0056]圖12是根據(jù)第三實(shí)施方式的半導(dǎo)體裝置的示意圖。參照?qǐng)D12，多個(gè)塊12包括位于半導(dǎo)體芯片10的中心附近的塊，這些塊的面積小于半導(dǎo)體芯片10的邊緣附近的塊的面積。例如，電源的電壓降在芯片中心附近比較大。因此，在電壓降比較小的芯片邊緣附近，不像芯片中心附近控制反向偏置電壓那樣多地控制反向偏置電壓。塊12的設(shè)置可以根據(jù)電路類型和/或電路配置來任意地進(jìn)行。
[0057]雖然上述第一到第三實(shí)施方式具有第二電路30a和30b的示例性電路配置，然而這些實(shí)施方式可以被改變?yōu)榫哂械诙娐?0a或30b。
【權(quán)利要求】
1.一種電子電路,包括: 第一電路，每個(gè)第一電路包括第一場效應(yīng)晶體管，所述第一場效應(yīng)晶體管的源極被提供第一電壓和第二電壓中至少之一；以及 第二電路，每個(gè)第二電路與相應(yīng)的一個(gè)第一電路相關(guān)聯(lián)，并且產(chǎn)生施加到所述第一場效應(yīng)晶體管的反向偏置電壓，以便根據(jù)所述第一電壓和第二電壓中至少之一的改變而改變。
2.如權(quán)利要求1所述的電子電路，其中，每個(gè)第二電路包括第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第三節(jié)點(diǎn)、第四節(jié)點(diǎn)、第一電阻器和第二電阻器，第二場效應(yīng)晶體管以及電流源，所述第一節(jié)點(diǎn)被提供所述第一電壓和第二電壓中之一，所述第二節(jié)點(diǎn)被提供低于所述第一電壓或高于所述第二電壓的第三電壓，通過所述第三節(jié)點(diǎn)輸出反向偏置電壓，所述第四節(jié)點(diǎn)被提供第四電壓，所述第一電阻器和第二電阻器在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間串聯(lián)連接，所述第二場效應(yīng)晶體管的源極被連接到所述第一節(jié)點(diǎn)，柵極被連接到所述第一電阻器和第二電阻器之間的節(jié)點(diǎn)，漏極被連接到所述第二節(jié)點(diǎn)，背柵被連接到所述第四節(jié)點(diǎn)，所述電流源在所述第二節(jié)點(diǎn)和第三節(jié)點(diǎn)之間連接并且對(duì)所述第一電阻器和第二電阻器提供電流。
3.如權(quán)利要求2所述的電子電路，其中，所述電流源包括第三電阻器和第三場效應(yīng)晶體管，所述第三電阻器被連接在所述第二場效應(yīng)晶體管的漏極和所述第二節(jié)點(diǎn)之間，所述第三場效應(yīng)晶體管的源極被連接到所述第三節(jié)點(diǎn)，柵極被連接在所述第一場效應(yīng)晶體管的漏極和所述第三電阻器之間，漏極被連接到所述第二節(jié)點(diǎn)。
4.如權(quán)利要求2或3所述的電子電路，其中，至少兩個(gè)所述第二電路在所述第一電阻器和第二電阻器之間具有不同的電阻比值。
5.如權(quán)利要求2或3所述的電子電路，其中，至少兩個(gè)所述第二電路被提供不同值的第四電壓。
6.如權(quán)利要求2或3所述的電子電路，還包括產(chǎn)生第三電壓的電荷泵。
7.如權(quán)利要求2或3所述的電子電路，還包括存儲(chǔ)器電路和產(chǎn)生電路，所述存儲(chǔ)器電路存儲(chǔ)關(guān)于第四電壓的信息，所述產(chǎn)生電路根據(jù)所述信息產(chǎn)生第四電壓。
8.如權(quán)利要求7所述的電子電路，其中，至少一個(gè)所述第一電路包括PLL電路。
9.一種半導(dǎo)體裝置，其包括半導(dǎo)體芯片，在所述半導(dǎo)體芯片中形成電子電路， 所述電子電路包括: 第一電路，每個(gè)所述第一電路包括第一場效應(yīng)晶體管，所述第一場效應(yīng)晶體管的源極被提供第一電壓和第二電壓中至少之一；以及 第二電路，每個(gè)所述第二電路與相應(yīng)的一個(gè)第一電路相關(guān)聯(lián)，并且根據(jù)所述第一電壓和第二電壓中至少之一的改變來產(chǎn)生施加到所述第一場效應(yīng)晶體管的反向偏置電壓， 所述半導(dǎo)體芯片具有多個(gè)塊，每個(gè)塊包括所述第一電路。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，多個(gè)塊包括被布置在所述半導(dǎo)體芯片的中心附近的塊，所述塊的面積小于布置在所述半導(dǎo)體芯片的邊緣附近的塊的面積。
【文檔編號(hào)】H02M1/14GK103780112SQ201310495320
【公開日】2014年5月7日 申請(qǐng)日期:2013年10月21日 優(yōu)先權(quán)日:2012年10月22日
【發(fā)明者】長山準(zhǔn), 粟屋友晴 申請(qǐng)人:富士通半導(dǎo)體股份有限公司