專利名稱：靜電放電防護(hù)裝置及其靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電(electrostatic discharge, ESD)防護(hù)裝置及其電路，特別涉及一種具有可控娃(silicon-controlled rectifier, SCR)的靜電放電防護(hù)裝置及其電路。
背景技術(shù)：
靜電放電(electrostatic discharge, ESD)的發(fā)生不利于半導(dǎo)體產(chǎn)品的性能可靠度，特別是對(duì)尺寸朝向微型化發(fā)展的CMOS晶體管而言。在深次微米(deep-submicron)CMOS晶體管的生產(chǎn)技術(shù)中，隨著柵極厚度漸薄，崩潰電壓也隨的趨小，因此在每一個(gè)輸入端皆須設(shè)置有效的靜電放電防護(hù)電路，避免過(guò)壓(overstress voltage)施加于柵極而損毀內(nèi)部電路(internal circuit)。一般對(duì)于靜電放電防護(hù)電路的耐受度要求，在人體放電模式(human-body-model, HBM)下,通常需大于2kV。此外，除了可承受靜電放電造成的偏壓外， 靜電放電防護(hù)電路也優(yōu)選為小尺寸設(shè)計(jì)，以節(jié)省芯片利用面積?？煽赝?silicon-controlled rectifier, SCR)即使在小面積的電路布局中仍具有高靜電放電耐受度以及低寄生電容，因此適用于靜電放電防護(hù)設(shè)計(jì)。請(qǐng)參考圖I及圖2。圖I繪示了公知可控硅的剖視示意圖。圖2繪示了公知可控硅的電流-電壓關(guān)系圖。如圖I所示，公知技術(shù)中，一可控硅10包括一 P型基底12、一 N型井區(qū)14設(shè)置于P型基底12中、一第一 N型摻雜區(qū)16與一第一 P型摻雜區(qū)18設(shè)置于N型井區(qū)14中，以及一第二 N型摻雜區(qū)20與一第二 P型摻雜區(qū)22設(shè)置于P型基底12中。當(dāng)可控硅10運(yùn)用于一電源線靜電放電箝制電路(power-rail ESD clamp circuit),其中電源線靜電放電箝制電路電連接且位于一高壓電源節(jié)點(diǎn)(high power node) 24與一低壓電源節(jié)點(diǎn)(low power node) 26之間。第一 N型摻雜區(qū)16與第一 P型摻雜區(qū)18電連接高壓電源節(jié)點(diǎn)24，且第二 N型摻雜區(qū)20與第二 P型摻雜區(qū)22電連接低壓電源節(jié)點(diǎn)26?？煽毓?0可提供一放電路徑以釋放從高壓電源節(jié)點(diǎn)24或低壓電源節(jié)點(diǎn)26產(chǎn)生的靜電放電的電流。此放電路徑由第一 P型摻雜區(qū)18、N型井區(qū)14、P型基底12以及第二 N型摻雜區(qū)20共同組成。當(dāng)靜電放電事件發(fā)生時(shí)，靜電放電電流可由此放電路徑釋出，以保護(hù)連接于高壓電源節(jié)點(diǎn)24與低壓電源節(jié)點(diǎn)26之間的內(nèi)部電路。如圖2所不,公知技術(shù)中的可控娃10具有一觸發(fā)電壓Vt以及一維持電壓(holdingvoltage) Vho公知可控硅10的觸發(fā)電壓Vt大致上與位于N型井區(qū)14與P型基底12之間的P-N結(jié)的崩潰電壓相等,大約30伏特(volts)至40伏特。而公知可控娃10的維持電壓Vh則是大約I. 2伏特。當(dāng)靜電放電事件發(fā)生時(shí)，靜電放電電壓大于可控硅10的觸發(fā)電壓Vt，因此放電路徑可被導(dǎo)通，且此時(shí)可控硅10處于閂鎖(latch-up)狀態(tài)。另一方面，當(dāng)正常操作時(shí)，高壓電源節(jié)點(diǎn)24通?？商峁?. 3伏特的電壓，而低壓電源節(jié)點(diǎn)26接地，因此高壓電源節(jié)點(diǎn)24與低壓電源節(jié)點(diǎn)26的電壓差仍小于可控硅10的觸發(fā)電壓Vt，因此，可控硅10處于關(guān)閉(off)狀態(tài)。然而，來(lái)自于內(nèi)部電路的噪聲常與P型基底12結(jié)合，使得可控硅10常因噪聲或漏電流而被驅(qū)動(dòng)至閂鎖狀態(tài)。當(dāng)可控硅10在正常操作時(shí)被驅(qū)動(dòng)開(kāi)啟，傳遞至內(nèi)部電路的實(shí)際訊息將無(wú)法正確地被偵測(cè)，甚至于流經(jīng)可控硅10的電流造成內(nèi)部電路承受過(guò)大電流而燒毀。為有效保護(hù)內(nèi)部電路，有些設(shè)計(jì)被提出以增加靜電放電源箝制電路的維持電壓。相較于反向偏壓(reverse-biased)操作條件,二極管在正向偏壓(forward-biased)操作條件下可承受較嚴(yán)重的靜電放電。因此有人在電路設(shè)計(jì)中提出使用二極管串以串聯(lián)方式從第一 P型摻雜區(qū)至P型基底之間堆棧設(shè)置以增加可控硅的維持電壓。然而二極管串具有多個(gè)二極管分別設(shè)置于N型井區(qū)中，因此，各二極管、各N型井區(qū)以及P型基底之間會(huì)組成一PNP雙極性晶體管(bipolar junction transistor, BJT),且這些PNP雙極性晶體管具有共集極(common collector)電連接于高壓電源節(jié)點(diǎn)24與低壓電源節(jié)點(diǎn)26之間。此外,在PNP雙極性晶體管的P-N結(jié)產(chǎn)生的接面漏電流會(huì)由PNP雙極性晶體管共同形成的達(dá)靈頓晶體管(Darlington pair)而放大。因此，PNP雙極性晶體管仍會(huì)產(chǎn)生大量漏電流而降低內(nèi)部電路的效能甚或燒毀內(nèi)部電路。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種靜電放電(electrostatic discharge,ESD)防護(hù)裝置及靜電放電防護(hù)電路，以克服上述背景技術(shù)的缺失。本發(fā)明的一優(yōu)選實(shí)施例提供一種靜電放電防護(hù)裝置。靜電放電防護(hù)裝置包括一基底、一井區(qū)、一第一摻雜區(qū)以及一第二摻雜區(qū)?；拙哂幸坏谝粚?dǎo)電型，且基底與一第一電源節(jié)點(diǎn)(power node)電連接。井區(qū)具有一第二導(dǎo)電型，且設(shè)置于基底中。第一摻雜區(qū)具有第一導(dǎo)電型，且設(shè)置于井區(qū)中。第一摻雜區(qū)以及井區(qū)與一第二電源節(jié)點(diǎn)電連接。第二摻雜區(qū)具有第二導(dǎo)電型，且設(shè)置于基底中。第二摻雜區(qū)處于一浮接狀態(tài)(floating state)。本發(fā)明的一優(yōu)選實(shí)施例提供一種靜電放電防護(hù)電路。靜電放電防護(hù)電路包括一第一雙極性晶體管(bipolar junction transistor, BJT)、一第二雙極性晶體管以及一二極管。第一雙極性晶體管是一第一型雙極性晶體管，且具有一第一基極、一第一射極以及一第一集極，其中第一射極電連接一第二電源節(jié)點(diǎn)。第二雙極性晶體管是一第二型雙極性晶體管，其不同于第一型雙極性晶體管，且具有一第二基極、一第二射極以及一第二集極，其中第二集極與第一基極電連接，且第二基極與第一集極電連接。二極管，具有一陽(yáng)極(anode)與一陰極(cathode),其中陰極電連接第二射極，且陽(yáng)極電連接一第一電源節(jié)點(diǎn)。本發(fā)明提供一種具有N型第二摻雜區(qū)的靜電放電防護(hù)裝置，其中N型第二摻雜區(qū)未與設(shè)置于其上方的任何導(dǎo)電層接觸，以增加靜電放電防護(hù)裝置的維持電壓(holdingvoltage)。


圖I繪示了公知可控硅的剖視示意圖。圖2繪示了公知可控硅的電流-電壓關(guān)系圖。圖3繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。圖4繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的電流-電壓關(guān)系圖。圖5繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的電路圖。
圖6繪示了本發(fā)明的第二優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。圖7繪示了本發(fā)明的第三優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。圖8繪示了本發(fā)明的第四優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。圖9繪示了本發(fā)明的第五優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。圖10繪示了本發(fā)明的第六優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。其中，附圖標(biāo)記說(shuō)明如下10可控硅 12 P型基底14N型井區(qū) 16 第一 N型摻雜區(qū) 18第一 P型摻雜區(qū) 20 第二 N型摻雜區(qū)22第二 P型摻雜區(qū) 24 高壓電源節(jié)點(diǎn)26低壓電源節(jié)點(diǎn) 100 靜電放電防護(hù)裝置102 第一電源節(jié)點(diǎn)104 第二電源節(jié)點(diǎn)106 基底108 井區(qū)110 第一摻雜區(qū)112 第二摻雜區(qū)114 絕緣層116 第三摻雜區(qū)118 第四摻雜區(qū)150 靜電放電防護(hù)電路152 第一雙極性晶體管152a 第一基極152b 第一射極152c 第一集極154 第二雙極性晶體管154a 第二基極154b 第二射極154c 第二集極156 二極管156a 陽(yáng)極156b 陰極158 第一電阻器160 第二電阻器200 靜電放電防護(hù)裝置202 第五摻雜區(qū)250 靜電放電防護(hù)裝置252 柵極絕緣層254 控制柵極300 靜電放電防護(hù)裝置 302 第六摻雜區(qū)350 靜電放電防護(hù)裝置 352 第七摻雜區(qū)400 靜電放電防護(hù)裝置 402 第八摻雜區(qū)Vt觸發(fā)電壓 Vh 維持電壓C1第一弧線 C2 第二弧線Vtl 觸發(fā)電壓Vu 維持電壓Vt2 觸發(fā)電壓Vh2 維持電壓
具體實(shí)施例方式請(qǐng)參考圖3。圖3繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖3所示,靜電放電(electrostatic discharge, ESD)防護(hù)裝置100電連接于一第一電源節(jié)點(diǎn)(power node) 102與一第二電源節(jié)點(diǎn)104之間。第一電源節(jié)點(diǎn)102可作為電壓來(lái)源的低電壓節(jié)點(diǎn)，而第二電源節(jié)點(diǎn)104可作為電壓來(lái)源的高電壓節(jié)點(diǎn)。靜電放電防護(hù)裝置100包括一基底106、一井區(qū)108、一第一摻雜區(qū)110以及一第二摻雜區(qū)112?；?06與第一摻雜區(qū)Iio具有第一導(dǎo)電型，而井區(qū)108與第二摻雜區(qū)112具有第二導(dǎo)電型。在本實(shí)施例中，第一導(dǎo)電型為P型，第二導(dǎo)電型為N型，但不限于此，第一導(dǎo)電型及第二導(dǎo)電型也可互換。N型井區(qū)108與N型第二摻雜區(qū)112設(shè)置于P型基底106中，而P型第一摻雜區(qū)110設(shè)置于N型井區(qū)108中，據(jù)此，P型第一摻雜區(qū)110、N型井區(qū)108、P型基底106以及N型第二慘雜區(qū)112共同組成PNPN接面，即可控娃(silicon-controlled rectifier, SCR)。在本實(shí)施例中，P型基底106與第一電源節(jié)點(diǎn)102電連接，而P型第一摻雜區(qū)110以及N型井區(qū)108與第二電源節(jié)點(diǎn)104電連接。值得注意的是，N型第二摻雜區(qū)112處于一浮接狀態(tài)(floating state)，換句話說(shuō)，N型第二摻雜區(qū)112的頂面不接觸任何N型第二摻雜區(qū)112上方的導(dǎo)電層。因此，靜電放電防護(hù)裝置100為一具有可控硅結(jié)構(gòu)的虛擬可控硅(pseudosilicon-controlled rectifier, PSCR)。此外，靜電放電防護(hù)裝置100還包括一絕緣層114設(shè)置于P型基底106上，且絕緣層114覆蓋N型第二摻雜區(qū)112以隔絕位于P型基底106上的導(dǎo)電層，使N型第二摻雜區(qū)112與P型基底106上的導(dǎo)電層絕緣。另外，由于P型基底106與第一電源節(jié)點(diǎn)102電連 接，且N型第二摻雜區(qū)112設(shè)置于P型基底106中，因此，N型第二摻雜區(qū)112可只通過(guò)P型基底106與第一電源節(jié)點(diǎn)102電耦合。在本實(shí)施例中，靜電放電防護(hù)裝置100還包括一第三摻雜區(qū)116以及一第四摻雜區(qū)118。第三摻雜區(qū)146具有第一導(dǎo)電型例如P型。P型第三摻雜區(qū)116設(shè)置于N型第二摻雜區(qū)112的相對(duì)于N型井區(qū)108的另一側(cè)的P型基底106中，也就是說(shuō)，N型第二摻雜區(qū)112設(shè)置于P型第一摻雜區(qū)110與P型第三摻雜區(qū)116之間。此外，P型第三摻雜區(qū)116電連接第一電源節(jié)點(diǎn)102，且P型第三摻雜區(qū)116與P型基底106具有相同導(dǎo)電型，因此，P型基底106可通過(guò)P型第三摻雜區(qū)116與第一電源節(jié)點(diǎn)102電連接。第四摻雜區(qū)118具有第二導(dǎo)電型例如N型。N型第四摻雜區(qū)118設(shè)置于P型第一摻雜區(qū)110的相對(duì)于N型第二摻雜區(qū)112的另一側(cè)的N型井區(qū)108中，也就是說(shuō)，P型第一摻雜區(qū)110設(shè)置于N型第二摻雜區(qū)112與N型第四摻雜區(qū)118之間。此外，N型第四摻雜區(qū)118電連接第二電源節(jié)點(diǎn)104，且N型第四摻雜區(qū)118與N型井區(qū)108具有相同導(dǎo)電型，因此，N型井區(qū)108可通過(guò)N型第四摻雜區(qū)118與第二電源節(jié)點(diǎn)104電連接。當(dāng)來(lái)自于第二電源節(jié)點(diǎn)104的靜電放電事件發(fā)生時(shí)，靜電放電的電壓遠(yuǎn)大于N型井區(qū)108與P型基底106之間的接面能障(junction barrier)。此時(shí),在P型第一摻雜區(qū)110與N型井區(qū)108中的電子載體濃度遠(yuǎn)大于原先固有的電子載體濃度，且在P型基底106中的空穴載體濃度也遠(yuǎn)大于原先固有的空穴載體濃度。因此，有一高階注入電流(highlevel injection)產(chǎn)生于靜電放電防護(hù)裝置100中，且拉大N型井區(qū)108與P型基底106間的耗盡區(qū)。耗盡區(qū)的電場(chǎng)有助于加快電荷載體從N型井區(qū)108至P型基底106的傳送速度。由于N型第二摻雜區(qū)112處于浮接狀態(tài)，放電路徑無(wú)法由PNPN結(jié)構(gòu)形成，因此本實(shí)施例的放電路徑是由P型第一摻雜區(qū)110、N型井區(qū)108、P型基底106以及P型第三摻雜區(qū)116形成。靜電放電電流可通過(guò)位于N型井區(qū)108以及P型第三摻雜區(qū)116之間的P型基底106釋出，因此相較于公知可控硅，本發(fā)明可增加靜電放電防護(hù)裝置100的維持電壓。請(qǐng)參考圖4。圖4繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的電流-電壓關(guān)系圖。如圖4所不,一第一弧線C1代表第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置100的電流-電壓特性，而一第二弧線C2代表公知技術(shù)中可控硅的電流-電壓特性。值得注意的是具有處于浮接狀態(tài)的N型第二摻雜區(qū)112的靜電放電防護(hù)裝置100的維持電壓(holdingvoltage) Vhl大于具有與第一電源節(jié)點(diǎn)電連接的N型第二摻雜區(qū)的可控娃的維持電壓Vh2,其中靜電放電防護(hù)裝置100的維持電壓Vhl可被調(diào)整為大于第一電源節(jié)點(diǎn)102提供的電壓。還有，靜電放電防護(hù)裝置100的觸發(fā)電壓(trigger voltage)Vtl大致上相等于公知技術(shù)中可控硅的觸發(fā)電壓Vt2。因此，當(dāng)靜電放電防護(hù)裝置100在正常操作時(shí)被噪聲或漏電流驅(qū)動(dòng)至閂鎖(latch-up)狀態(tài)，此時(shí)的靜電放電防護(hù)裝置100的維持電壓Vhl值仍足夠高而避免被開(kāi)啟，以保護(hù)內(nèi)部電路。根據(jù)上述的靜電放電防護(hù)裝置的說(shuō)明，本發(fā)明的靜電放電防護(hù)裝置也可為一靜電放電防護(hù)電路用以保護(hù)內(nèi)部電路。請(qǐng)參考圖5，并請(qǐng)一并參考圖3。圖5繪示了本發(fā)明的第一優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的電路圖。如圖3及圖5所示，一靜電放電防護(hù)電路150包括一第一雙極性晶體管(bipolar junction transistor,BJT) 152、一第二雙極性晶體管154以及一二極管156。第一雙極性晶體管152是一第一型雙極性晶體管，而第二雙極性晶體管154是一不同于第一型雙極性晶體管的第二型雙極性晶體管。第一雙極性晶體管152具有一第一基極152a、一第一射極152b以及一第一集極152c。其中第一射極152b可代表 P型第一摻雜區(qū)110，且與第二電源節(jié)點(diǎn)104電連接。第一基極152a可代表N型井區(qū)108，以及第一集極152c可代表P型基底106。除此之外，第二雙極性晶體管154具有一第二基極154a、一第二射極154b以及一第二集極154c,且二極管156具有一陽(yáng)極(anode) 156a與一陰極(cathode) 156b。其中第二集極154c可代表N型井區(qū)108,因此第二集極154c與第一基極152a電連接。第二基極154a可代表P型基底106，因此第二基極154a與第一集極152c電連接。第二射極154b可代表N型第二摻雜區(qū)112。二極管156則可由N型第二摻雜區(qū)112、位于N型第二摻雜區(qū)112與P型第三摻雜區(qū)116之間的P型基底106，以及P型第三摻雜區(qū)116共同組成。因此，二極管156的陰極156b與第二射極154b電連接，而陽(yáng)極156a與第一電源節(jié)點(diǎn)102電連接。如上所述，第一型雙極性晶體管是PNP型雙極性晶體管，而第二型雙極性晶體管是NPN型雙極性晶體管，但不限于此，第一型及第二型也可互換。除此之外，靜電放電防護(hù)電路150還包括一第一電阻器158以及一第二電阻器160。第一電阻器158可代表位于P型基底106與N型第四摻雜區(qū)118之間的N型井區(qū)108，因此第一電阻器158電連接且位于第一基極152a與第二電源節(jié)點(diǎn)104之間。第二電阻器160可代表位于N型井區(qū)108與P型第三摻雜區(qū)116之間的P型基底106，因此第二電阻器160電連接且位于第二基極154a與第一電源節(jié)點(diǎn)102之間。本發(fā)明的靜電放電防護(hù)裝置并不以上述的實(shí)施例為限，也可具有其它不同的實(shí)施樣態(tài)。為了簡(jiǎn)化說(shuō)明并易于比較，在下文的優(yōu)選實(shí)施例中，對(duì)于相同組件沿用相同的符號(hào)來(lái)表示，且對(duì)相同部份不再贅述。請(qǐng)參考圖6。圖6繪示了本發(fā)明的第二優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖6所示，與第一優(yōu)選實(shí)施例相比，本實(shí)施例的靜電放電防護(hù)裝置200還包括一第五摻雜區(qū)202橫跨P型基底106與N型井區(qū)108的交界面，且第五摻雜區(qū)202具有第二導(dǎo)電型例如N型，但不限于此。N型第五摻雜區(qū)202的摻雜物濃度較高于N型井區(qū)108的摻雜物濃度，因此可降低P型基底106與N型井區(qū)108的交界面的崩潰電壓(breakdown voltage),也就是說(shuō)，靜電放電防護(hù)裝置200的觸發(fā)電壓小于公知技術(shù)的可控硅的觸發(fā)電壓。因此，本實(shí)施例的靜電放電防護(hù)裝置200可被視為一虛擬改良型橫向可控硅(pseudo modifiedlateral silicon-controlled rectifier, PMLSCR)。請(qǐng)參考圖7。圖7繪示了本發(fā)明的第三優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖7所示，與第二優(yōu)選實(shí)施例相比，本實(shí)施例的靜電放電防護(hù)裝置250還包括一柵極絕緣層252以及一控制柵極(control gate) 254。柵極絕緣層252以及控制柵極254設(shè)置于位在N型第五摻雜區(qū)202與N型第二摻雜區(qū)112之間的P型基底106上以形成一短通道在N型第五摻雜區(qū)202與N型第二摻雜區(qū)112之間。因此，靜電放電防護(hù)裝置250可具有一低觸發(fā)電壓，使其可提供互補(bǔ)式金氧半導(dǎo)體集成電路(CMOS ICs)的輸入級(jí)或輸出級(jí)有效的靜電防護(hù)，而不需額外設(shè)置第二級(jí)防護(hù)電路。除此之外，控制柵極254設(shè)置于柵極絕緣層252上，且控制柵極254與第一電源節(jié)點(diǎn)102電連接。本實(shí)施例的靜電放電防護(hù)裝置250可被視為一虛擬低電壓觸發(fā)可控娃(pseudo low-voltage-trigger silicon-controlledrectifier, PLVTSCR)。、請(qǐng)參考圖8。圖8繪示了本發(fā)明的第四優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖8所示，與第二優(yōu)選實(shí)施例相比，本實(shí)施例的靜電放電防護(hù)裝置300還包括一第六摻雜區(qū)302。在本實(shí)施例中，第五摻雜區(qū)202具有第二導(dǎo)電型例如N型，第六摻雜區(qū)302具有第一導(dǎo)電型例如P型。P型第六摻雜區(qū)302設(shè)置于P型基底106中，且與N型第五摻雜區(qū)202相接觸，因此，P型第六摻雜區(qū)302與N型第五摻雜區(qū)202形成一二極管。另外，P型第六摻雜區(qū)302也可設(shè)置于N型井區(qū)108與N型第五摻雜區(qū)202相接觸。其中第六摻雜區(qū)302與第五摻雜區(qū)202的導(dǎo)電型不以此為限，也可互換。本實(shí)施例的靜電放電防護(hù)裝置300可被視為一虛擬齊納觸發(fā)可控娃(pseudo Zener-trigger silicon-controlled rectifier,PZTSCR)。請(qǐng)參考圖9。圖9繪示了本發(fā)明的第五優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖9所示，與第一優(yōu)選實(shí)施例相比，本實(shí)施例的靜電放電防護(hù)裝置350還包括一第七摻雜區(qū)352。第七摻雜區(qū)352具有第一導(dǎo)電型例如P型，且設(shè)置于P型第一摻雜區(qū)110與N型第二摻雜區(qū)112之間的P型基底106中。P型第七摻雜區(qū)352可作為觸發(fā)節(jié)點(diǎn)(triggernode)用于接收觸發(fā)電流。當(dāng)電流自P型第七摻雜區(qū)352流入P型基底106時(shí)，靜電放電防護(hù)裝置350可被驅(qū)動(dòng)至閂鎖狀態(tài)以提供低阻抗路徑用于釋出自第二電源節(jié)點(diǎn)104流往第一電源節(jié)點(diǎn)102的靜電放電電流。請(qǐng)參考圖10。圖10繪示了本發(fā)明的第六優(yōu)選實(shí)施例的靜電放電防護(hù)裝置的剖視示意圖。如圖10所示，與第一優(yōu)選實(shí)施例相比，本實(shí)施例的靜電放電防護(hù)裝置400還包括一第八摻雜區(qū)402。第八摻雜區(qū)402具有第二導(dǎo)電型例如N型，且設(shè)置于P型第一摻雜區(qū)110與N型第二摻雜區(qū)112之間的N型井區(qū)108中。N型第八摻雜區(qū)402可作為觸發(fā)節(jié)點(diǎn)用于接收觸發(fā)電流。當(dāng)電流自N型井區(qū)108流出并經(jīng)過(guò)N型第八摻雜區(qū)時(shí)，靜電放電防護(hù)裝置400可被驅(qū)動(dòng)至閂鎖狀態(tài)以提供低阻抗路徑用于釋放靜電放電電流。綜上所述，本發(fā)明提供一種具有N型第二摻雜區(qū)的靜電放電防護(hù)裝置，其中N型第二摻雜區(qū)未與設(shè)置于其上方的任何導(dǎo)電層接觸，以增加靜電放電防護(hù)裝置的維持電壓。因此，靜電放電防護(hù)裝置的維持電壓可被調(diào)整為大于第一電源節(jié)點(diǎn)提供的電壓。當(dāng)靜電放電防護(hù)裝置在正常操作模式下被噪聲或漏電流驅(qū)動(dòng)至閂鎖效應(yīng)狀態(tài)時(shí)，靜電放電防護(hù)裝置的維持電壓仍夠高以避免被開(kāi)啟，借此保護(hù)內(nèi)部電路。以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。凡在本發(fā)明的精神和原則的內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍的內(nèi)。
權(quán)利要求
1.一種靜電放電防護(hù)裝置，其特征在于，包括 一基底，具有一第一導(dǎo)電型，且與ー第一電源節(jié)點(diǎn)電連接； 一井區(qū)，具有一第二導(dǎo)電型，且設(shè)置于所述基底中； 一第一摻雜區(qū)，具有所述第一導(dǎo)電型，設(shè)置于所述井區(qū)中，且所述第一摻雜區(qū)以及所述井區(qū)與一第二電源節(jié)點(diǎn)電連接；以及 一第二摻雜區(qū)，其具有所述第二導(dǎo)電型，設(shè)置于所述基底中，且所述第二摻雜區(qū)處于ー浮接狀態(tài)。
2.如權(quán)利要求I所述的靜電放電防護(hù)裝置，其特征在于，還包括一絕緣層覆蓋所述第ニ摻雜區(qū)。
3.如權(quán)利要求I所述的靜電放電防護(hù)裝置，其特征在于，還包括一第三摻雜區(qū)，具有所述第一導(dǎo)電型，且設(shè)置于所述基底中，其中所述基底通過(guò)所述第三摻雜區(qū)與所述第一電源節(jié)點(diǎn)電連接。
4.如權(quán)利要求3所述的靜電放電防護(hù)裝置，其特征在于，所述第二摻雜區(qū)設(shè)置于所述第一摻雜區(qū)與所述第三摻雜區(qū)之間。
5.如權(quán)利要求I所述的靜電放電防護(hù)裝置，其特征在于，還包括一第四摻雜區(qū)，具有所述第二導(dǎo)電型，且設(shè)置于所述井區(qū)中，其中所述井區(qū)通過(guò)所述第四摻雜區(qū)與所述第二電源節(jié)點(diǎn)電連接。
6.如權(quán)利要求5所述的靜電放電防護(hù)裝置，其特征在于，所述第一摻雜區(qū)設(shè)置于所述第二摻雜區(qū)與所述第四摻雜區(qū)之間。
7.如權(quán)利要求I所述的靜電放電防護(hù)裝置，其特征在于，還包括一第五摻雜區(qū)橫跨所述基底與所述井區(qū)之間的ー交界面。
8.如權(quán)利要求7所述的靜電放電防護(hù)裝置，其特征在于，還包括一柵極絕緣層，設(shè)置于位于所述第五摻雜區(qū)與所述第二摻雜區(qū)之間的所述基底上，以及ー控制柵極，設(shè)置于所述柵極絕緣層上，且所述控制柵極與所述第一電源節(jié)點(diǎn)電連接。
9.如權(quán)利要求7所述的靜電放電防護(hù)裝置，其特征在于，還包括一第六摻雜區(qū)，設(shè)置于所述基底中，且所述第六摻雜區(qū)與所述第五摻雜區(qū)相接觸，其中所述第五摻雜區(qū)具有所述第二導(dǎo)電型以及所述第六摻雜區(qū)具有所述第一導(dǎo)電型。
10.如權(quán)利要求I所述的靜電放電防護(hù)裝置，其特征在于，還包括一第七摻雜區(qū)，設(shè)置于所述基底，且位于所述第一摻雜區(qū)與所述第二摻雜區(qū)之間，作為ー觸發(fā)節(jié)點(diǎn)用于接收觸發(fā)電流。
11.一種靜電放電防護(hù)電路，其特征在于，包括 一第一雙極性晶體管，是ー第一型雙極性晶體管，且具有一第一基板、 一第一射極以及一第一集極，其中所述第一射極電連接一第二電源節(jié)點(diǎn)； 一第二雙極性晶體管，是ー第二型雙極性晶體管，不同于所述第一型雙極性晶體管，且具有一第二基極、一第二射極以及一第二集極，其中所述第二集極與所述第一基極電連接，以及所述第二基極與所述第一集極電連接；以及 一二極管，具有ー陽(yáng)極與ー陰極，其中所述陰極電連接所述第二射極，且所述陽(yáng)極電連接一第一電源節(jié)點(diǎn)。
12.如權(quán)利要求11所述的靜電放電防護(hù)電路，其特征在于，還包括一第一電阻器電連接且位于所述第一基極與所述第二電源 節(jié)點(diǎn)之間，以及一第二電阻器電連接且位于所述第ニ基極與所述第一電源節(jié)點(diǎn)之間。
全文摘要
本發(fā)明公開(kāi)了一種靜電放電防護(hù)裝置包括一基底、一井區(qū)、一第一摻雜區(qū)以及一第二摻雜區(qū)?；拙哂幸坏谝粚?dǎo)電型，且基底與一第一電源節(jié)點(diǎn)電連接。井區(qū)具有一第二導(dǎo)電型，且設(shè)置于基底中。第一摻雜區(qū)具有第一導(dǎo)電型，且設(shè)置于井區(qū)中。第一摻雜區(qū)以及井區(qū)與一第二電源節(jié)點(diǎn)電連接。第二摻雜區(qū)具有第二導(dǎo)電型，且設(shè)置于基底中。第二摻雜區(qū)處于浮接狀態(tài)。
文檔編號(hào)H02H9/04GK102738144SQ20121005940
公開(kāi)日2012年10月17日 申請(qǐng)日期2012年3月8日 優(yōu)先權(quán)日2011年4月6日
發(fā)明者陳偉梵 申請(qǐng)人:南亞科技股份有限公司