專利名稱：I/o單元及集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，特別涉及I/O單元及集成電路芯片。
背景技術(shù)：
隨著半導(dǎo)體器件功能的日趨復(fù)雜及尺寸的日趨減小，其所能承受的靜電放電 (ESD，Electro Static Discharge)電壓的上限值也不斷減小。因而，在半導(dǎo)體集成電路設(shè) 計(jì)時(shí)，經(jīng)常采用各種靜電放電保護(hù)設(shè)計(jì)對于集成電路芯片內(nèi)部的半導(dǎo)體器件進(jìn)行保護(hù)。目前，比較常用的一種靜電放電保護(hù)設(shè)計(jì)是在集成電路芯片的輸入/輸出(I/ 0)單元中集成靜電放電保護(hù)電路，并將所述靜電放電保護(hù)電路與I/O單元中的相應(yīng)焊盤 (PAD)相連。圖1為現(xiàn)有技術(shù)的一種I/O單元的結(jié)構(gòu)示意圖。參照圖1所示，所述I/O單元 包括縱向相鄰分布的焊盤10、N型靜電放電保護(hù)電路20、P型靜電放電保護(hù)電路30及I/ 0邏輯電路40。其中，N型靜電放電保護(hù)電路20指由NMOS管構(gòu)成的靜電放電保護(hù)電路，P 型靜電放電保護(hù)電路30指由PMOS管構(gòu)成的靜電放電保護(hù)電路，I/O邏輯電路40通常包括 一些輸入/輸出的接口電路，例如電壓泵等。所述N型靜電放電保護(hù)電路20處布局有接地 線50，所述P型靜電放電保護(hù)電路30處布局有電源線60。所述N型靜電放電保護(hù)電路20 和所述P型靜電放電保護(hù)電路30可根據(jù)實(shí)際的靜電放電保護(hù)需求而擇一與焊盤相連，或共 同與焊盤相連。所述I/O單元由于其縱向相鄰分布而具有較好的布局對稱性，非常適合于采用這 種I/O單元的集成電路芯片進(jìn)行自動(dòng)布局布線。圖2所示為具有上述I/O單元的一種集成 電路芯片結(jié)構(gòu)示意圖。參照圖2所示，通過將所述I/O單元添加至自動(dòng)布局布線軟件的單 元庫中，則自動(dòng)布局布線軟件就可根據(jù)集成電路芯片1中核心電路的位置及剩余的可布局 布線面積，對所述I/O單元的位置進(jìn)行自動(dòng)分配，并根據(jù)設(shè)計(jì)進(jìn)行自動(dòng)布線。然而，從圖2中也可看到，雖然所述I/O單元的縱向相鄰分布結(jié)構(gòu)具有較好的布局 對稱性，但基于避免產(chǎn)生閂鎖效應(yīng)的設(shè)計(jì)規(guī)則，P型靜電放電保護(hù)電路和N型靜電放電保護(hù) 電路之間必需保留很大間距。如此，I/O單元所占面積很大，使得集成電路芯片1的核心電 路區(qū)域(圖2中虛線框范圍)的可布局布線面積很小，大大增加了所述核心電路區(qū)域的布 局布線難度，因此在布局布線時(shí)會(huì)產(chǎn)生大量的空間浪費(fèi)。同時(shí)，由于I/O單元所占面積很大 造成了集成電路芯片1轉(zhuǎn)角浪費(fèi)的面積也很大，因此整個(gè)集成電路芯片1的面積會(huì)大大增 加。

發(fā)明內(nèi)容
本發(fā)明解決現(xiàn)有技術(shù)包含靜電放電保護(hù)電路的I/O單元面積較大，使得集成電路 芯片中核心電路區(qū)域的可布局布線面積很小且集成電路芯片面積很大的問題。為解決上述問題，本發(fā)明提供一種I/O單元，包括N型靜電放電保護(hù)電路、P型靜 電放電保護(hù)電路、焊盤以及I/O邏輯電路，其中N型靜電放電保護(hù)電路和P型靜電放電保護(hù) 電路橫向相鄰，焊盤覆蓋部分N型靜電放電保護(hù)電路和P型靜電放電保護(hù)電路，I/O邏輯電
3路與焊盤、N型靜電放電保護(hù)電路、P型靜電放電保護(hù)電路構(gòu)成的疊層結(jié)構(gòu)縱向相鄰，N型靜 電放電保護(hù)電路與接地線相連，P型靜電放電保護(hù)電路與電源線相連。相應(yīng)地，本發(fā)明還提供一種包括上述I/O單元的集成電路芯片，其中，各相鄰I/O 單元中相鄰部分為同類型電路。與現(xiàn)有技術(shù)相比，上述I/O單元及集成電路芯片具有以下優(yōu)點(diǎn)通過將焊盤覆蓋 部分N型靜電放電電路和P型靜電放電電路，構(gòu)成疊層結(jié)構(gòu)，靈活借用部分焊盤的尺寸來隔 離N型靜電放電電路和P型靜電放電電路，滿足了避免產(chǎn)生閂鎖效應(yīng)的設(shè)計(jì)規(guī)則，且將所述 疊層結(jié)構(gòu)與I/O邏輯電路縱向相鄰，充分利用了橫向和縱向的布局空間，因此，I/O單元的 面積就可減小。相應(yīng)地，也能夠提供集成電路芯片中核心電路區(qū)域較大的可布局布線面積， 減小了所述核心電路區(qū)域的布局布線的難度。并且，由于I/O單元面積的減小，在核心電路區(qū)域面積一定的情況下，所述集成電 路芯片具有更小的面積。


圖1是現(xiàn)有技術(shù)的一種I/O單元的結(jié)構(gòu)示意圖；圖2是具有圖1所示I/O單元的一種集成電路芯片的結(jié)構(gòu)示意圖；圖3是本發(fā)明I/O單元的一種實(shí)施例的結(jié)構(gòu)示意圖；圖4是圖3所示I/O單元應(yīng)用于集成電路芯片的一種實(shí)施例示意圖。
具體實(shí)施例方式參照圖3所示，本發(fā)明I/O單元的一種實(shí)施例包括N型靜電放電保護(hù)電路200、P 型靜電放電保護(hù)電路300、焊盤100(虛線框范圍)以及I/O邏輯電路400，其中N型靜電放 電保護(hù)電路200和P型靜電放電保護(hù)電路300橫向相鄰，焊盤100覆蓋部分N型靜電放電 保護(hù)電路200和P型靜電放電保護(hù)電路300，I/O邏輯電路400與焊盤100、N型靜電放電保 護(hù)電路200、P型靜電放電保護(hù)電路300構(gòu)成的疊層結(jié)構(gòu)縱向相鄰，N型靜電放電保護(hù)電路 200與接地線500相連，P型靜電放電保護(hù)電路300與電源線600相連。所述接地線500與 N型靜電放電保護(hù)電路200的連接方式以及電源線600與P型靜電放電保護(hù)電路300的連 接方式，可以是圖3所示的接地線500和電源線600均覆蓋部分所述N型靜電放電保護(hù)電 路200、所述P型靜電放電保護(hù)電路300的方式，也可以是通過導(dǎo)線連接的非覆蓋的連接方 式(圖3未示)。此外，接地線500及電源線600的上下位置可根據(jù)實(shí)際設(shè)計(jì)需求而調(diào)整上述實(shí)施例中，考慮到焊盤100的面積通常要大于N型靜電放電保護(hù)電路200和 P型靜電放電保護(hù)電路300的面積，因此可以采用疊層結(jié)構(gòu)的方式來減小面積。N型靜電放 電保護(hù)電路200和P型靜電放電保護(hù)電路300的間距可以基于避免產(chǎn)生閂鎖效應(yīng)的設(shè)計(jì)規(guī) 則來設(shè)置。例如，可以采用不致引起閂鎖效應(yīng)的最小間距。而為了充分利用縱向的布局面， 所述I/O邏輯電路設(shè)計(jì)成與所述疊層結(jié)構(gòu)縱向相鄰。從而，所述I/O單元的面積就可較大 程度地減小。以下通過圖3所示I/O單元應(yīng)用于集成電路芯片的實(shí)例進(jìn)行進(jìn)一步說明。參照圖4所示，集成電路芯片2具有6個(gè)引腳，所述6個(gè)引腳各自通過集成電路芯 片2中的6個(gè)I/O單元中的焊盤引出。所示6個(gè)I/O單元分布于所述集成電路芯片2的周邊，其中一個(gè)I/O單元還分布于集成電路芯片2的轉(zhuǎn)角處。各I/O單元中的I/O邏輯電路 400緊靠核心電路區(qū)域分布，各I/O單元中的接地線500和電源線600各自相連。并且，相 鄰的I/O單元中相鄰部分均為同類型電路。例如，核心電路區(qū)域(虛線框范圍)上方的兩 個(gè)相鄰的I/O單元中，相鄰部分都為P型靜電放電保護(hù)電路。而核心電路區(qū)域下方的三個(gè) 相鄰的I/O單元中，兩個(gè)相鄰部分分別都為P型靜電放電保護(hù)電路和N型靜電放電保護(hù)電 路。對比圖2和圖4可以發(fā)現(xiàn)，對于同樣是6個(gè)引腳的集成電路芯片，本發(fā)明實(shí)施例的 I/O單元相對于現(xiàn)有技術(shù)的I/O單元，不僅在集成電路芯片2的周邊，而且在集成電路芯片 2的轉(zhuǎn)角處，其面積都有了較大的減小。具體地說，不同于現(xiàn)有技術(shù)的I/O單元結(jié)構(gòu)，本發(fā)明實(shí)施例的I/O單元可以橫向放 置在集成電路芯片2中，大大減小了 I/O單元所占的面積，I/O單元所占面積的減小使得可 用于核心電路布局布線的區(qū)域更趨于正方形，在降低布局布線難度的同時(shí)，可以使得這些 布線區(qū)域的利用率最大化，也就減少了核心電路的面積。同時(shí)I/O單元所占面積的減小使 得在集成電路芯片2轉(zhuǎn)角處所用掉的轉(zhuǎn)角面積也比以前大大減小。從另一方面來說，對于同樣的核心電路面積，由于本發(fā)明實(shí)施例的I/O單元的面 積遠(yuǎn)小于現(xiàn)有技術(shù)的I/O單元的面積，因此采用本發(fā)明實(shí)施例的I/O單元的集成電路芯片 的面積也要遠(yuǎn)小于采用現(xiàn)有技術(shù)的I/O單元的集成電路芯片的面積。雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種I/O單元，其特征在于，包括N型靜電放電保護(hù)電路、P型靜電放電保護(hù)電路、 焊盤以及I/O邏輯電路，其中N型靜電放電保護(hù)電路和P型靜電放電保護(hù)電路橫向相鄰，焊 盤覆蓋部分N型靜電放電保護(hù)電路和P型靜電放電保護(hù)電路，I/O邏輯電路與焊盤、N型靜 電放電保護(hù)電路、P型靜電放電保護(hù)電路構(gòu)成的疊層結(jié)構(gòu)縱向相鄰，N型靜電放電保護(hù)電路 與接地線相連，P型靜電放電保護(hù)電路與電源線相連。
2.如權(quán)利要求1所述的I/O單元，其特征在于，所述接地線覆蓋所述疊層結(jié)構(gòu)。
3.如權(quán)利要求1所述的I/O單元，其特征在于，所述電源線覆蓋所述疊層結(jié)構(gòu)。
4.一種包括權(quán)利要求1至3任一項(xiàng)所述的I/O單元的集成電路芯片，其中，各相鄰I/O 單元中相鄰部分為同類型電路。
全文摘要
一種I/O單元及集成電路芯片。所述I/O單元包括N型靜電放電保護(hù)電路、P型靜電放電保護(hù)電路、焊盤以及I/O邏輯電路，其中N型靜電放電保護(hù)電路和P型靜電放電保護(hù)電路橫向相鄰，焊盤覆蓋部分N型靜電放電保護(hù)電路和P型靜電放電保護(hù)電路，I/O邏輯電路與焊盤、N型靜電放電保護(hù)電路、P型靜電放電保護(hù)電路構(gòu)成的疊層結(jié)構(gòu)縱向相鄰，N型靜電放電保護(hù)電路與接地線相連，P型靜電放電保護(hù)電路與電源線相連。所述I/O單元的面積較小，相應(yīng)提供給集成電路芯片的核心電路區(qū)域的可布局布線面積更大，減小了核心電路區(qū)域布局布線的難度。在核心電路面積一定的情況下，包括所述I/O單元的集成電路芯片具有更小的面積。
文檔編號H02H9/00GK102082424SQ20091019965
公開日2011年6月1日 申請日期2009年11月26日 優(yōu)先權(quán)日2009年11月26日
發(fā)明者單毅 申請人:上海宏力半導(dǎo)體制造有限公司