芯片封裝結構的制作方法
【技術領域】
[0001]本實用新型涉及一種半導體封裝結構，特別是涉及一種減少封裝塑料使用的芯片封裝結構。
【背景技術】
[0002]隨著可攜式與穿戴式電子產品的發(fā)展，開發(fā)具有高效能、體積小、高速度、高質量及多功能性的產品成為趨勢。為了使消費型電子產品的外形尺寸朝向微型化發(fā)展，晶圓級芯片尺寸封裝(Wafer Level Chip Scale Package，WLCSP)制程成為在進行芯片封裝時經常采用的技術手段。芯片尺寸(CSP)封裝體，使用Solder Bump直接將電路引出，不使用傳統(tǒng)打線，除了減少線路電阻也可以有效降低寄生電感，提高產品操作頻率。此外，芯片面積與封裝尺寸接近，功率密度也可以達到優(yōu)化。
[0003]此外，在傳統(tǒng)的封裝制程中，通常會利用塑封料來封裝芯片，以形成包覆芯片的塑封層。塑封層除了提供芯片支撐強度，避免芯片在運輸或在制備流程中受損，也可使芯片免于受水氣入侵。然而，塑封層雖然可保護芯片，卻會污染環(huán)境。
【實用新型內容】
[0004]本實用新型實施例在于提供一種芯片封裝結構，其借助導電框體來封裝芯片。導電框體仍對芯片提供支撐強度以及保護，因此可減少塑封料的使用。此外，通過改變切割位置，可根據不同的電路形成可適用在不同電路中的芯片封裝結構。
[0005]本新型其中一實施例提供一種芯片封裝結構，用于設置于一電路板上。芯片封裝結構包括導電架、絕緣膠體、第一芯片及第二芯片。導電架具有底部與第一分隔板，底部包括第一導電部及第二導電部。且第一分隔板凸出于第二導電部。絕緣膠體設置于第一導電部與第二導電部之間。第一芯片設置于第一導電部，其中第一芯片的漏極電性連接至第一導電部。第二芯片設置于第二導電部，其中第二芯片的漏極電性連接至第二導電部。當芯片封裝結構設置于電路板上時，第一芯片的源極經由電路板、第一分隔板與第二導電部電性連接至第二芯片的漏極。
[0006]所述的芯片封裝結構，更包括一第二分隔板，位于所述導電架的一側，所述第二分隔板電性連接于所述第一導電部，并與所述第一分隔板形成一第一容置區(qū)，其中所述絕緣膠體位于所述第一容置區(qū)內。
[0007]所述第一芯片封裝結構更包括一第三芯片，所述第二芯片與所述第三芯片設置于所述第二導電部，并通過所述第二導電部相互電性連接。
[0008]所述第一芯片與所述第二芯片為功率晶體管，所述第三芯片為二極管。
[0009]本實用新型另一實施例提供一種芯片封裝結構，用來設置于一電路板上，所述芯片封裝結構包括:一導電架，具有一底部與一第一分隔板，所述底部包括一第一導電部及一第二導電部，且所述第一分隔板與所述第二導電部電性連接；一絕緣膠體，設置于所述第一導電部與所述第二導電部之間；一第一芯片，設置于所述第一導電部，其中所述第一芯片的漏極電性連接至所述第一導電部；一控制芯片，設置于所述第一導電部，所述控制芯片電性絕緣于所述第一導電部；以及一第二芯片，設置于所述第二導電部，所述第二芯片的漏極電性連接至所述第二導電部；其中，當所述芯片封裝結構設置于該電路板上時，所述第一芯片的源極經由所述電路板、所述第一分隔板與所述第二導電部電性連接至所述第二芯片的漏極。所述控制芯片通過一絕緣膠固定于所述第一導電部，并與所述第一導電部電性絕緣。
[0010]在本實用新型實施例所提供的芯片封裝結構的制造方法中，利用導電框體取代塑封料來封裝芯片，可減少塑封料的使用，而盡可能避免環(huán)境污染。另外，在導電框體切割以形成多個芯片封裝結構時，可借助改變切割的位置來形成不同的封裝結構。
[0011]為使能更進一步了解本實用新型的特征及技術內容，請參閱以下有關本實用新型的詳細說明與附圖，然而所附附圖僅提供參考與說明用，并非用來對本實用新型加以限制。
【附圖說明】
[0012]圖1為本實用新型實施例的芯片封裝結構的制造方法的流程圖；
[0013]圖2為本實用新型實施例的芯片封裝結構在圖1的步驟中的局部剖面示意圖；
[0014]圖3為本實用新型實施例的芯片封裝結構在圖1的步驟中的局部剖面示意圖；
[0015]圖4A為本實用新型實施例的導電框體的局部俯視示意圖；
[0016]圖4B為圖4A中沿H-H剖面線的剖面示意圖；
[0017]圖4C為本實用新型另一實施例的導電框體的局部剖面示意圖；
[0018]圖5A為本實用新型實施例的芯片封裝結構在圖1的步驟中的局部俯視示意圖；
[0019]圖5B為圖5A沿1-1剖面線的剖面示意圖；
[0020]圖5C為本實用新型另一實施例的芯片封裝結構在圖1的步驟中的局部剖面示意圖；
[0021]圖6A為本實用新型實施例的芯片封裝結構在步驟中的局部仰視示意圖；
[0022]圖6B為圖6A中沿J-J剖面線的剖面示意圖；
[0023]圖7為本實用新型實施例的芯片封裝結構組裝于電路板上的局部剖面示意圖；
[0024]圖8為本實用新型另一實施例的芯片封裝結構的制造方法的流程圖；
[0025]圖9A為本實用新型另一實施例的芯片封裝結構在圖8的步驟中的局部仰視示意圖；
[0026]圖9B為圖9A中沿I’ -1’剖面線的剖面示意圖；
[0027]圖1OA為本實用新型另一實施例的芯片封裝結構在執(zhí)行圖8的步驟中的局部仰視示意圖；
[0028]圖1OB為圖1OA中沿J’ -J’剖面線的剖面示意圖；
[0029]圖11為本實用新型另一實施例的芯片封裝結構組裝于電路板上的局部剖面示意圖；
[0030]圖12A為本實用新型另一實施例的芯片封裝結構應用于電路中的示意圖；
[0031]圖12B為本實用新型另一實施例的封裝結構的俯視示意圖；
[0032]圖13A為本實用新型另一實施例的芯片封裝結構應用于電路中的示意圖；
[0033]圖13B為本實用新型另一實施例的芯片封裝結構的俯視示意圖；
[0034]圖14A為本實用新型另一實施例的芯片封裝結構應用于電路中的示意圖；
[0035]圖14B為本實用新型另一實施例的芯片封裝結構的俯視示意圖；
[0036]圖15A為本實用新型另一實施例的芯片封裝結構在圖8的步驟的局部仰視示意圖；
[0037]圖15B為本實用新型另一實施例的芯片封裝結構在圖8的步驟中的局部仰視示意圖；
[0038]圖16A為本實用新型實施例的另一芯片封裝結構的仰視示意圖；
[0039]圖16B為本實用新型另一實施例的芯片封裝結構應用于電路中的示意圖；
[0040]圖17A為本實用新型另一實施例的芯片封裝結構在圖8的步驟S220的局部仰視示意圖；
[0041]圖17B為本實用新型另一實施例的芯片封裝結構在圖8的步驟S222的局部仰視示意圖；
[0042]圖18為本實用新型另一實施例的芯片封裝結構的仰視示意圖。
[0043]【附圖標記說明】
[0044]半導體元件SI
[0045]主動面10、10a、1b
[0046]閘極101
[0047]源極102
[0048]背面11、11a、Ilb
[0049]漏極110、110a、IlOb
[0050]底部凸點金屬墊103、104
[0051]閘極焊墊105、105a、105b、105c、105d
[0052]源極焊墊106、106a、106b、106c、106d
[0053]焊墊30
[0054]導電框體F1、F2、F3、F4
[0055]底板20
[0056]承載面201
[0057]底面202
[0058]容置區(qū)200
[0059]分隔板21
[0060]端面210、210a、210b
[0061]導電層22、22a、22b、23、32a ?32d
[0062]接合膠3
[0063]第一切割槽203、203b、303b、403b
[0064]第二切割槽204、304b、404
[0065]第一芯片Cl、Cl，
[0066]第二芯片C2、C2，
[0067]第三芯片C3、C3’
[0068]第四芯片C4
[0069