溝槽功率器件及制作方法
【專利摘要】本發(fā)明揭示了一種溝槽功率器件及制作方法。本發(fā)明提供的一種溝槽功率器件及制作方法，通過(guò)在半導(dǎo)體襯底中形成第一溝槽，并將第一阻止層、填充材料層設(shè)置于所述第一溝槽中，并在第一溝槽的填充材料層中形成靜電隔離結(jié)構(gòu)，進(jìn)而實(shí)現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺(tái)階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺(tái)階處光刻膠偏薄無(wú)法有效作為刻蝕阻擋層等問(wèn)題，從而實(shí)現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【專利說(shuō)明】
溝槽功率器件及制作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及半導(dǎo)體設(shè)備領(lǐng)域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術(shù)】
[0002] 半導(dǎo)體技術(shù)中，功率分立器件包括功率M0SFET、大功率晶體管和IGBT等器件。早期 功率器件均是基于平面工藝生產(chǎn)，但隨著半導(dǎo)體技術(shù)的發(fā)展，小尺寸、大功率、高性能成了 半導(dǎo)體發(fā)展的趨勢(shì)。溝槽工藝由于將溝道從水平變成垂直，消除了平面結(jié)構(gòu)寄生JFET電阻 的影響，使元胞尺寸大大縮小，在此基礎(chǔ)上增加原胞密度，提高單位面積芯片內(nèi)溝道的總寬 度，就可以使得器件在單位硅片上的溝道寬長(zhǎng)比增大從而使電流增大、導(dǎo)通電阻下降以及 相關(guān)參數(shù)得到優(yōu)化，實(shí)現(xiàn)了更小尺寸的管芯擁有更大功率和高性能的目標(biāo)，因此溝槽工藝 越來(lái)越多運(yùn)用于新型功率器件中。
[0003] 靜電放電（Electro Static Discharge，ESD)是一種在兩個(gè)物體之間的快速電荷 轉(zhuǎn)移現(xiàn)象，在這種現(xiàn)象中伴隨有很大電場(chǎng)強(qiáng)度和電流密度，如果不能有效釋放此能量，將會(huì) 導(dǎo)致器件柵介電層擊穿，甚至使硅襯底和介質(zhì)層擊穿、燒壞。目前在電路產(chǎn)品中，絕大多數(shù) 集成電路中的靜電隔離結(jié)構(gòu)都是在硅襯底中通過(guò)摻雜硅來(lái)實(shí)現(xiàn)的，這將占用一定的硅片面 積，但對(duì)于器件產(chǎn)品，通常是在多晶硅層(立體空間）實(shí)現(xiàn)靜電隔離結(jié)構(gòu)，就能夠節(jié)約一定的 面積，從而節(jié)約成本。但是采用多晶硅實(shí)現(xiàn)的靜電隔離結(jié)構(gòu)，也存在種種弊端。如圖1所示為 傳統(tǒng)具有靜電保護(hù)功能的溝槽功率器件結(jié)構(gòu)示意圖，整個(gè)器件可分為ESD區(qū)域、柵極連線區(qū) 域和原胞區(qū)域。其中，ESD區(qū)域中靜電隔離結(jié)構(gòu)3就是采用多晶硅摻雜多組P/N相間實(shí)現(xiàn)ESD 保護(hù)功能。由于靜電隔離結(jié)構(gòu)3將會(huì)存在很大的電場(chǎng)強(qiáng)度和電流密度，因此需要將靜電隔離 結(jié)構(gòu)3和半導(dǎo)體硅襯底1有效隔離開(kāi)，因此在靜電隔離結(jié)構(gòu)下方需要較厚的介質(zhì)層2隔離，厚 度hi通常需要大于4000A。同時(shí)，由于多晶硅本身需要厚度h2通常大于6000A,因此會(huì)存 在約lwii甚至大于Ιμπι的臺(tái)階差，這種不平坦的結(jié)構(gòu)會(huì)使得后續(xù)的沉積介質(zhì)層4的工藝臺(tái)階 覆蓋不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺(tái)階處光刻膠偏薄無(wú)法有效作為刻蝕阻擋 層，使器件結(jié)構(gòu)無(wú)法實(shí)現(xiàn)，使產(chǎn)品的參數(shù)和可靠性滿足要求。
[0004] 如何通過(guò)優(yōu)化產(chǎn)品結(jié)構(gòu)、工藝流程降低由于靜電隔離結(jié)構(gòu)產(chǎn)生的臺(tái)階差，使整個(gè) 半導(dǎo)體襯底表面平坦，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦化使后續(xù)的沉積工藝臺(tái)階 覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺(tái)階處光刻膠偏薄無(wú)法有效作為刻蝕 阻擋層等問(wèn)題，從而實(shí)現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求，是本技術(shù)領(lǐng)域人員所 要研究的內(nèi)容。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種溝槽功率器件及制作方法，解決由于傳統(tǒng)靜電隔離結(jié) 構(gòu)所致的半導(dǎo)體襯底表面不平坦而影響后續(xù)的沉積工藝臺(tái)階覆蓋能力，特別是光刻出現(xiàn)勻 膠不良，曝光異常，臺(tái)階處光刻膠偏薄無(wú)法有效作為刻蝕阻擋層等問(wèn)題。
[0006] 為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種溝槽功率器件的制作方法，包括：
[0007] 提供半導(dǎo)體襯底；
[0008] 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0009] 在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁上形 成第一阻止層；
[0010]在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽 的底壁和側(cè)壁上生長(zhǎng)柵介電層；
[0011] 形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0012] 進(jìn)行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和填充材料 層，且所述柵介電層、第一阻止層和填充材料層的上表面齊平；
[0013] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0014] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)， 在所述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)；
[0015] 在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜 區(qū)間隔分布，形成靜電隔離結(jié)構(gòu)；
[0016] 在所述半導(dǎo)體襯底上形成介質(zhì)層；
[0017] 刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽和第二溝槽的填 充材料層中及第三溝槽一側(cè)的P阱中；以及
[0018] 在所述接觸孔底部形成P型區(qū)。
[0019] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第一溝槽的深度為lwn-3.5μ m，寬度為1μηι-10μηι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的 深度為 ?Μ?-3.5μηι，寬度為 0.1μηι-0.6μηι。
[0020] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0021] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第一阻止層的厚度為 100Q1-20D00A,
[0022] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述填充材料層的厚度為0.3μπι-1 μηι〇
[0023] 可選的，對(duì)于所述的溝槽功率器件的制作方法，在形成第一阻止層之后，在生長(zhǎng)柵 介電層之前，還包括：
[0024]在所述第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層；
[0025]去除所述第一氧化層。
[0026] 可選的，對(duì)于所述的溝槽功率器件的制作方法，在形成填充材料層并填充滿所述 第一溝槽、第二溝槽及第三溝槽之后，在進(jìn)行平坦化之前，還包括：
[0027] 形成第二阻止層，所述第二阻止層覆蓋第一溝槽所在區(qū)域的填充材料層，暴露出 第二溝槽及第三溝槽所在區(qū)域；
[0028]對(duì)所述第二溝槽和第三溝槽內(nèi)的填充材料層進(jìn)行摻雜。
[0029] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第二阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0030] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第二阻止層的厚度為 3000A-60001,
[0031 ]可選的，對(duì)于所述的溝槽功率器件的制作方法，所述進(jìn)行平坦化包括：
[0032]去除所述第二阻止層；
[0033] 去除半導(dǎo)體襯底表面的填充材料層，暴露出柵介電層，并減薄所述第一阻止層至 與柵介電層齊平。
[0034] 可選的，對(duì)于所述的溝槽功率器件的制作方法，采用濕法工藝去除所述第二阻止 層。
[0035] 可選的，對(duì)于所述的溝槽功率器件的制作方法，采用化學(xué)機(jī)械研磨工藝或回刻工 藝去除所述填充材料層。
[0036] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內(nèi)的填充材料層。
[0037] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述介質(zhì)層的材質(zhì)為二氧化硅、氮 化硅、氮氧化硅、多晶硅的一種或多種組合。
[0038] 可選的，對(duì)于所述的溝槽功率器件的制作方法，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Iwii-0.8μηι。
[0039] 可選的，對(duì)于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成Ρ型區(qū)之 后，還包括：
[0040] 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔;以及 [0041 ]在所述金屬層上形成鈍化層。
[0042]本發(fā)明提供一種溝槽功率器件，包括：
[0043]半導(dǎo)體襯底；
[0044] 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽；
[0045] 位于所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁的 第一阻止層；
[0046]位于所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝 槽的底壁和側(cè)壁上的柵介電層；
[0047]位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層、第一阻止 層和填充材料層的上表面齊平；
[0048] 位于所述第一溝槽內(nèi)的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜 區(qū)和第二摻雜區(qū)間隔分布，共同作為靜電隔離結(jié)構(gòu)；
[0049] 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的Ρ阱；
[0050] 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述Ρ阱上的Ν型區(qū)；
[0051] 位于所述半導(dǎo)體襯底上的介質(zhì)層；
[0052]接觸孔，所述接觸孔貫穿所述介質(zhì)層并分別延伸至第一溝槽和第二溝槽的填充材 料層中及第三溝槽一側(cè)的Ρ阱中；以及
[0053]位于所述接觸孔底部的Ρ型區(qū)。
[0054] 可選的，對(duì)于所述的溝槽功率器件，所述第一溝槽的深度為?Μ?-3.5μπι，寬度為1μ m-ΙΟμπι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的深度為Ιμπι-3·5μηι，寬度為 0· 1μηι-〇·6μηι。
[0055] 可選的，對(duì)于所述的溝槽功率器件，所述第一阻止層的材料為二氧化硅、氮化硅、 氮氧化硅的一種或多種組合。
[0056] 可選的，對(duì)于所述的溝槽功率器件，所述第一阻止層的厚度為1000A-20000A。
[0057] 可選的，對(duì)于所述的溝槽功率器件，所述填充材料層的厚度為0.3μπι-1μπι。
[0058] 可選的，對(duì)于所述的溝槽功率器件，所述第一摻雜區(qū)和第二摻雜區(qū)穿透所述第一 溝槽內(nèi)的填充材料層。
[0059] 可選的，對(duì)于所述的溝槽功率器件，所述介質(zhì)層的材質(zhì)為二氧化硅、氮化硅、氮氧 化硅、多晶硅的一種或多種組合。
[0060] 可選的，對(duì)于所述的溝槽功率器件，所述接觸孔位于所述半導(dǎo)體襯底中的深度為 0· 1μπι-〇·8μπι〇
[0061 ]可選的，對(duì)于所述的溝槽功率器件，還包括：
[0062]位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔;以及 [0063]位于所述金屬層上的鈍化層。
[0064] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的一種溝槽功率器件及制作方法，通過(guò)在半導(dǎo)體襯 底中形成第一溝槽，并將第一阻止層、填充材料層設(shè)置于所述第一溝槽中，并在第一溝槽的 填充材料層中形成靜電隔離結(jié)構(gòu)，進(jìn)而實(shí)現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了 靜電隔離結(jié)構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳 統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺(tái)階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不 良，曝光異常，臺(tái)階處光刻膠偏薄無(wú)法有效作為刻蝕阻擋層等問(wèn)題，從而實(shí)現(xiàn)器件結(jié)構(gòu)，使 參數(shù)和可靠性滿足產(chǎn)品的要求。
【附圖說(shuō)明】
[0065] 圖1為現(xiàn)有技術(shù)中溝槽功率器件的結(jié)構(gòu)示意圖；
[0066] 圖2為本發(fā)明一實(shí)施例中的溝槽功率器件制作方法的流程圖；
[0067]圖3-12為本發(fā)明實(shí)施例一實(shí)施例中的溝槽功率器件的制作過(guò)程中的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0068] 下面將結(jié)合示意圖對(duì)本發(fā)明的溝槽功率器件及制作方法進(jìn)行更詳細(xì)的描述，其中 表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍 然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道， 而并不作為對(duì)本發(fā)明的限制。
[0069] 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說(shuō)明和權(quán)利要 求書(shū)，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非 精準(zhǔn)的比例，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。
[0070] 本發(fā)明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括：
[0071] 步驟S11、提供半導(dǎo)體襯底；
[0072]步驟S12、在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0073]步驟S13、在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和 側(cè)壁上形成第一阻止層；
[0074]步驟S14、在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和 第三溝槽的底壁和側(cè)壁上生長(zhǎng)柵介電層；
[0075]步驟S15、形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽；
[0076]步驟S16、進(jìn)行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和 填充材料層，且所述柵介電層、第一阻止層和填充材料層的上表面齊平；
[0077]步驟S17、在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0078]步驟S18、在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形 成N型區(qū)，在所述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)；
[0079]步驟S19、在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，形成靜電隔離結(jié)構(gòu)；
[0080] 步驟S20、在所述半導(dǎo)體襯底上形成介質(zhì)層；
[0081] 步驟S21、刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽和第二 溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0082] 步驟S22、在所述接觸孔底部形成P型區(qū)。
[0083] 下面請(qǐng)結(jié)合圖2及圖3-12對(duì)本發(fā)明的溝槽功率器件及制作方法進(jìn)行詳細(xì)介紹。其 中圖2為本發(fā)明一實(shí)施例中的溝槽功率器件制作方法的流程圖；圖3-12為本發(fā)明實(shí)施例一 實(shí)施例中的溝槽功率器件的制作過(guò)程中的結(jié)構(gòu)示意圖。
[0084] 首先，執(zhí)行步驟S11，如圖3所示，提供半導(dǎo)體襯底10。所述半導(dǎo)體襯底10可以是硅 襯底、鍺硅襯底、m-v族元素化合物襯底或本領(lǐng)域技術(shù)人員公知的其他半導(dǎo)體材料襯底， 本實(shí)施例中米用的是娃襯底。更具體地，本實(shí)施例中米用的娃襯底可以形成有M0S場(chǎng)效應(yīng)晶 體管、IGBT絕緣柵場(chǎng)效應(yīng)晶體管、肖特基等半導(dǎo)體器件。
[0085] 具體的，在本步驟S11中，所述具有特定摻雜類型的半導(dǎo)體襯底，指的是根據(jù)產(chǎn)品 特性摻雜一定雜質(zhì)量的N型和P型半導(dǎo)體襯底。
[0086] 接著，執(zhí)行步驟S12,在所述半導(dǎo)體襯底10中形成第一溝槽11a、第二溝槽lib和第 三溝槽11c。請(qǐng)繼續(xù)參考圖3,可以是在所述半導(dǎo)體襯底10上采用干法刻蝕刻蝕硅，獲得所述 第一溝槽11a、第二溝槽lib和第三溝槽11c。所述第一溝槽11a的深度為1μπι-3.5μπι，寬度為1 μηι-10μηι，所述第二溝槽lib的深度為1μηι-3.5μηι，寬度為0.5μηι-2μηι，所述第三溝槽11c的深 度為1μηι-3·5μηι，寬度為0· 1μηι-0·6μηι。在本發(fā)明中，形成的所述第一溝槽11a目的是為了將 之后的靜電隔離結(jié)構(gòu)制作在該第一溝槽11a中，及所述第一溝槽11a所在區(qū)域?yàn)镋SD區(qū)，相應(yīng) 的，所述第二溝槽lib所在區(qū)域?yàn)闁艠O引線區(qū)，所述第三溝槽11c所在區(qū)域?yàn)樵麉^(qū)。
[0087] 接著，執(zhí)行步驟S13,請(qǐng)參考圖4,在所述第一溝槽11a所在區(qū)域的半導(dǎo)體襯底10表 面及所述第一溝槽11a的底壁和側(cè)壁上形成第一阻止層11。在本發(fā)明實(shí)施例中，所述第一 阻止層11的材料為二氧化硅、氮化硅、氮氧化硅等材料，或?yàn)樗鲅趸?、氮化硅、氮氧?硅、等材料的一種或多種組合。
[0088] 具體的，在本步驟S13中，本實(shí)施例所述第一阻止層11的材料選擇為氧化硅，厚度 為1OOOA-20000A,例如〗0000A、15000A等。本步驟中通過(guò)形成第一阻止層11，實(shí)現(xiàn)了 靜電隔離結(jié)構(gòu)與襯底的隔離，并且進(jìn)一步通過(guò)調(diào)整第一阻止層11的厚度，避免了填充材料 層過(guò)厚，優(yōu)化了靜電隔離結(jié)構(gòu)的離子注入過(guò)程。
[0089] 具體的，本步驟S13包括:步驟S131，請(qǐng)參考圖4,在所述半導(dǎo)體襯底10上形成第一 阻止層11。
[0090] 步驟S132,刻蝕所述第一阻止層11，去除所述第一溝槽11a所在區(qū)域之外的半導(dǎo)體 襯底10表面的第一阻止層11，僅保留所述第一阻止層11覆蓋所述第一溝槽11a的底壁和側(cè) 壁的部分及所述第一阻止層11位于所述半導(dǎo)體襯底10上所述第一溝槽11a所在區(qū)域的部 分。在本實(shí)施例中可以是采用的較稀的Β0Ε腐蝕液來(lái)完成。
[0091] 接著，進(jìn)行步驟S133，進(jìn)行高溫修復(fù)。較佳的，在1000°C-1200°C溫度范圍內(nèi)執(zhí)行高 溫犧牲氧化，對(duì)所述第二溝槽lib和第三溝槽11c的底壁和側(cè)壁進(jìn)行高溫修復(fù)，產(chǎn)生約 10A-丨0000A厚度的第一氧化層，然后采用較稀的Β0Ε腐蝕液漂洗去除所述第一氧化層。
[0092] 然后執(zhí)行步驟S14，請(qǐng)繼續(xù)參考圖4，在所述第二溝槽1 lb和第三溝槽1 lc所在區(qū)域 的半導(dǎo)體襯底10表面及第二溝槽lib和第三溝槽11c的底壁和側(cè)壁上生長(zhǎng)柵介電層12。所述 柵介電層12的生長(zhǎng)可以采用摻氯氧化來(lái)完成，溫度范圍為1000°C-1200°C，所述柵介電層12 的厚度范圍為50A-5000A，較佳的，當(dāng)柵介電層12的厚度為200A-600A時(shí)，可以作為后續(xù) 注入的掩蔽層使用(柵介電層12的厚度關(guān)系到Vth\Qg等多項(xiàng)參數(shù)，其厚度根據(jù)產(chǎn)品特性來(lái) 定，因此本領(lǐng)域技術(shù)人員可以依據(jù)實(shí)際需要設(shè)定柵介電層12的厚度）。
[0093] 然后，執(zhí)行步驟S15,請(qǐng)參考圖5,形成填充材料層13并填充滿所述第一溝槽11a、第 二溝槽1 lb及第三溝槽1 lc。較佳的，所述填充材料層13的材料選擇為不摻雜多晶硅，即未摻 雜任何P或N型雜質(zhì)的的多晶硅。本步驟主要考慮的是因?yàn)殪o電隔離結(jié)構(gòu)需要通過(guò)在隔離材 料層13上進(jìn)行較精確的區(qū)域性注入，實(shí)現(xiàn)ESD隔離功能，如果沉積的過(guò)程中存在摻雜，則后 續(xù)調(diào)整靜電隔離結(jié)構(gòu)的P型和N型的濃度存在較大的不確定性，會(huì)對(duì)靜電隔離結(jié)構(gòu)的功能 產(chǎn)生影響。
[0094] 具體的，在步驟S15中，所述沉積的不摻雜多晶，其厚度由于需要具備承受ESD耐壓 釋放能力，通常需要厚于3.0?0 A，例如〇. 3μηι-1 μπι。
[0095] 然后，請(qǐng)參考圖6,執(zhí)行步驟S151，形成第二阻止層14,所述第二阻止層14覆蓋第一 溝槽1 la所在區(qū)域的填充材料層13，暴露出第二溝槽1 lb及第三溝槽1 lc所在區(qū)域。
[0096] 具體的，可以是先在整個(gè)半導(dǎo)體襯底10上形成第二阻止層14,然后進(jìn)行光刻刻蝕 去除第一溝槽11a所在區(qū)域之外的第二阻止層。
[0097] 可選的，所述第二阻止層14的材料為二氧化硅、氮化硅、氮氧化硅等材料，或?yàn)樗?述氧化硅、氮化硅、氮氧化硅、等材料的一種或多種組合。具體的，本實(shí)施例所述第二阻止層 14的材料為氧化硅，厚度為3000A-6000A。
[0098] 之后，執(zhí)行步驟S152,對(duì)所述第二溝槽lib和第三溝槽11c內(nèi)的填充材料層13進(jìn)行 摻雜。具體的，可以是采用磷預(yù)沉積的方式進(jìn)行摻雜。保留的第二阻止層14則起著防止第一 溝槽1 la中的填充材料層13不被摻雜到。
[0099] 之后，執(zhí)行步驟S16,請(qǐng)參考圖7,進(jìn)行平坦化，使使得所述半導(dǎo)體襯底10表面裸露 出柵介電層12、第一阻止層11和填充材料層13,且所述柵介電層12、第一阻止層11和填充材 料層13上表面齊平。具體的，本步驟包括依次去除所述半導(dǎo)體襯底10表面上的第二阻止層 14、填充材料層13、部分第一阻止層11，使半導(dǎo)體襯底10表面裸露出柵介電層12、第一阻止 層11和填充材料層13,且所述柵介電層12、第一阻止層11和填充材料層13上表面齊平。
[0100] 所述第二阻止層14的去除通?？梢圆捎脻穹üに囘M(jìn)行。
[0101] 所述填充材料層13的去除通?？梢圆捎没瘜W(xué)機(jī)械研磨工藝(CMP)，也可以采用回 刻工藝，使溝槽中填充材料層13和半導(dǎo)體襯底10表面上的柵介電層12齊平。
[0102] 并且，可以先采用CMP工藝將第一溝槽11a所在區(qū)域的填充材料層研磨至與第一阻 止層11齊平，再干法刻蝕裸露出的第一阻止層11至柵介電層12的厚度，接著再用CMP工藝將 第一溝槽11a中凸起的填充材料層13研磨至柵介電層12和第一阻止層11所在平面，以使得 獲得的整個(gè)結(jié)構(gòu)上表面齊平。
[0103] 由圖7可見(jiàn)，經(jīng)過(guò)平坦化后，第一溝槽中形成靜電隔離層15a，第二溝槽中形成柵 極材料層15b，第三溝槽中形成柵極材料層15c。
[0104]之后，執(zhí)行步驟S17,如圖8所示，在所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽 lib和第三溝槽11c兩側(cè)形成P阱16。具體的，可以進(jìn)行第一次離子注入和退火，在所述半導(dǎo) 體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)形成P阱16。
[0105] 本步驟S17中，所述第一次離子注入和退火為采用硼離子注入，注入能量為60KeV_ 150KeV，注入劑量 1E13/cm2-lE14/cm2，退火溫度為 1000 °C-1200 °C。
[0106] 由于所述P阱16的注入濃度相對(duì)填充材料層13的摻雜需要的較淡，因此可以整片 直接注入。
[0107] 具體的，需要保留下來(lái)的柵介電層12和第一阻止層11在半導(dǎo)體襯底10表面上的厚 度一致，并且如果厚度大于800A將會(huì)使注入原子不容易穿透，可以漂盡后重新生長(zhǎng)專門(mén) 用于注入掩蔽的氧化層。
[0108] 更具體的，如果保留下來(lái)的柵介電層12和第一阻止層11在半導(dǎo)體襯底10表面上的 厚度小于20:0人，作為注入掩蔽的效果將不佳，因此，保留下來(lái)的柵介電層12和第一阻止層 11在半導(dǎo)體襯底10表面上的厚度應(yīng)該在2〇〇Λ-6·?。
[0109] 之后，執(zhí)行步驟S18,請(qǐng)參考圖9,在所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽 lib及第三溝槽11c兩側(cè)所述P阱16上形成N型區(qū)17a，在所述第一溝槽11a內(nèi)的填充材料層13 中形成第一摻雜區(qū)17b。具體的，可以進(jìn)行第二次離子注入，在所述半導(dǎo)體襯底10中第一溝 槽1 la、第二溝槽1 lb及第三溝槽1 lc兩側(cè)形成N型區(qū)17a，在所述第一溝槽1 la內(nèi)的填充材料 層中形成第一摻雜區(qū)17b，所述N型區(qū)17a的結(jié)深深度小于所述P阱16的深度，所述第一摻雜 區(qū)17b穿透所述第一溝槽11a內(nèi)的填充材料層13。
[0110]通常實(shí)際工藝中，器件的N型區(qū)17a和靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17b的注入劑量 相差不大，可以通過(guò)設(shè)計(jì)調(diào)整靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17b的寬度和數(shù)量，使N型區(qū)17a和 靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17b的注入同時(shí)加工，減少光刻、注入加工成本。
[0111] 所述第二次離子注入為采用磷離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0112] 由步驟S17和步驟S18的注入劑量可知，形成的N型區(qū)17a的摻雜濃度大于P阱16的 摻雜濃度，因此所述N型區(qū)17a即為N型重?fù)诫s區(qū)。
[0113] 之后，執(zhí)行步驟S19,如圖10所示，在所述第一溝槽11a內(nèi)的填充材料層13中形成第 二摻雜區(qū)18,所述第一摻雜區(qū)17a和第二摻雜區(qū)18間隔分布，且摻雜類型不同，形成靜電隔 離結(jié)構(gòu)。具體的，可以進(jìn)行第三次離子注入，在所述第一溝槽11a內(nèi)的填充材料層13中形成 第二摻雜區(qū)18,所述第一摻雜區(qū)17b和第二摻雜區(qū)18間隔分布，所述第二摻雜區(qū)18穿透所述 第一溝槽1 la內(nèi)的填充材料層13，形成靜電隔離結(jié)構(gòu)。
[0114] 所述第三次離子注入為采用硼離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0115] 具體的，在本步驟S19中，所述靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17b和第二摻雜區(qū)18,需 要根據(jù)靜電隔離結(jié)構(gòu)的P/N間距和個(gè)數(shù)，做N和P注入能量、劑量的匹配，只有靜電隔離結(jié)構(gòu) 的P/N間距和個(gè)數(shù)，N和P注入能量、劑量的匹配好且余量充足的情況下，才能實(shí)現(xiàn)最佳的ESD 表現(xiàn)能力，充分利用靜電隔離結(jié)構(gòu)的面積，減少芯片面積。
[0116] 更具體的，在相同的ESD設(shè)計(jì)和工藝條件下，靜電隔離結(jié)構(gòu)面積越大，N/P的對(duì)數(shù)越 多，其靜電隔離結(jié)構(gòu)的耐壓越大，通常ESD能力越強(qiáng)；
[0117] 更具體的，ESD測(cè)試通常需要大于2000V，在特殊結(jié)構(gòu)里會(huì)要求大于4000V甚至 6000V以上，此時(shí)ESD的設(shè)計(jì)、工藝優(yōu)化顯得尤為重要。
[0118] 之后，還可以繼續(xù)執(zhí)行步驟S20,請(qǐng)參考圖11，在所述半導(dǎo)體襯底10上形成介質(zhì)層 19。具體的，可以采用沉積工藝形成所述介質(zhì)層19并做回流退火。所述回流退火的過(guò)程優(yōu)化 介質(zhì)層19在形成時(shí)的平坦化過(guò)程，同時(shí)也是對(duì)前面第一摻雜區(qū)17b和第二摻雜區(qū)18注入，以 及N型區(qū)17a的注入的退火激活過(guò)程。所述回流退火溫度為800°C-1000°C。
[0119] 繼續(xù)執(zhí)行步驟S21，請(qǐng)繼續(xù)參考圖11，刻蝕所述介質(zhì)層19以形成接觸孔19a，19b和 19c，所述接觸孔19a，19b和19c分別延伸至第一溝槽11a中的第一摻雜區(qū)17b中、第二溝槽 lib的填充材料層13中及第三溝槽11c一側(cè)的P阱16中。所述接觸孔19a，19b和19c位于所述 半導(dǎo)體襯底10中的深度h3等于N型區(qū)17a退火后的深度，其深度0.1μπι-0.8μπι。
[0120] 繼續(xù)執(zhí)行步驟S22，如圖11所示，在所述接觸孔19a，19b和19c底部形成Ρ型區(qū)19d。 具體的，進(jìn)行第四次離子注入和退火，形成所述P型區(qū)19d。所述第四次離子注入為注入元素 Bl 1或BF2，也可以是先注Bl 1再注BF2。
[0121] 具體的，在步驟S22中，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可選擇爐管或快速退火（RTA)，退火溫度為500°C-1000。。。
[0122] 繼續(xù)執(zhí)行步驟S23，請(qǐng)參考圖12，在所述半導(dǎo)體襯底10上形成金屬層20，所述金屬 層20填充所述接觸孔19a，19b和19c并與所述P型區(qū)19d相接觸。具體的，所述沉積的金屬層 22可以為含鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(A1)、硅化鋁(AlSi)、銅硅鋁合 金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或化合物材質(zhì)。具體的，所述金屬層20可以是采用干法 刻蝕后形成的金屬連線。
[0123] 進(jìn)一步的，當(dāng)步驟S23完成后，已經(jīng)實(shí)現(xiàn)器件的金屬化，可以根據(jù)產(chǎn)品的需要增加 鈍化層保護(hù)，完成器件正面結(jié)構(gòu)的加工；
[0124] 更進(jìn)一步的，當(dāng)正面結(jié)構(gòu)完成后，經(jīng)過(guò)減薄、背金、劃片等一系列后道工藝完成器 件的最終實(shí)現(xiàn)。
[0125] 下面請(qǐng)結(jié)合圖3-圖12,可見(jiàn)本發(fā)明提供的溝槽功率器件，包括：
[0126] 半導(dǎo)體襯底1〇;
[0127] 位于所述半導(dǎo)體襯底10中第一溝槽1 la、第二溝槽1 lb及第三溝槽1 lc;較佳的，所 述第一溝槽1 la的深度為ΙμL?-3.5μηι，寬度為ΙμL?-ΙΟμπι，所述第二溝槽lib的深度為ΙμL?-3.5μ m，寬度為0.5μηι-2μηι，所述第三溝槽11 c的深度為1μηι-3.5μηι，寬度為0.1μηι-0.6μηι;
[0128] 位于所述第一溝槽11a所在區(qū)域的半導(dǎo)體襯底10表面及所述第一溝槽11a的底壁 和側(cè)壁的第一阻止層11，較佳的，所述第一阻止層11的材料為二氧化硅、氮化硅、氮氧化硅 的一種或組合，所述第一阻止層11位于所述第一溝槽11a底壁的厚度為1000A-20000A;
[0129] 位于所述第二溝槽lib和第三溝槽11c所在區(qū)域的半導(dǎo)體襯底10表面及第二溝槽 1 lb和第三溝槽11C的底壁和側(cè)壁上的柵介電層12 ;較佳的，所述柵介電層12的厚度為 50A-5000A;
[0130] 位于第一溝槽11a、第二溝槽lib及第三溝槽11c中的填充材料層13,且所述柵介 電層12、第一阻止層11和填充材料層13的上表面齊平，所述填充材料層13的厚度為0.3μπι-1 μπι;
[0131] 位于所述第一溝槽內(nèi)11a的填充材料層13中的第一摻雜區(qū)17b和第二摻雜區(qū)18,所 述第一摻雜區(qū)17b和第二摻雜區(qū)18間隔分布，且摻雜類型不同，共同作為靜電隔離結(jié)構(gòu)；
[0132] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib和第三溝槽11c兩側(cè)的P阱 16；
[0133] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib和第三溝槽11c兩側(cè)所述P阱 16上的N型區(qū)17a;所述N型區(qū)17a的結(jié)深深度小于所述P阱16的深度；
[0134] 位于所述半導(dǎo)體襯底10上的介質(zhì)層19;
[0135] 接觸孔19a，19b和19c，所述接觸孔19a，19b和19c貫穿所述介質(zhì)層19并分別延伸至 第一溝槽11a中的第一摻雜區(qū)17b中、第二溝槽lib中的填充材料層13中及第三溝槽11c一側(cè) 的P講16中，所述接觸孔19a，19b和19c位于所述半導(dǎo)體襯底10中的深度等于N型區(qū)17a退火 后的深度，其深度〇. lMi-0.8μηι;
[0136] 位于所述接觸孔19a，19b和19c底部的Ρ型區(qū)19d;
[0137] 金屬層20,所述金屬層20填充所述接觸孔19a，19b和19c并與所述P型區(qū)19d相接 觸;較佳的，所述金屬層20的材料為鈦、氮化鈦、硅化鈦、鎢、鋁、硅化鋁、銅硅鋁合金、銅或鎳 等金屬或金屬的化合物；以及
[0138] 位于所述金屬層20上的鈍化層。
[0139] 由此，本發(fā)明提供的一種溝槽功率器件及制作方法，通過(guò)提供半導(dǎo)體襯底;在所述 半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽;在所述第一溝槽所在區(qū)域的半導(dǎo)體襯 底表面及所述第一溝槽的底壁和側(cè)壁上形成第一阻止層;在所述第二溝槽和第三溝槽所在 區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的底壁和側(cè)壁上生長(zhǎng)柵介電層;形成填充材 料層并填充滿所述第一溝槽、第二溝槽及第三溝槽;進(jìn)行平坦化，使得所述半導(dǎo)體襯底表面 裸露出柵介電層、第一阻止層和填充材料層，且所述柵介電層、第一阻止層和填充材料層的 上表面齊平;在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱;在所述半 導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)，在所述第一溝槽內(nèi) 的填充材料層中形成第一摻雜區(qū)；在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所 述第一摻雜區(qū)和第二摻雜區(qū)間隔分布，且摻雜類型不同，形成靜電隔離結(jié)構(gòu);在所述半導(dǎo)體 襯底上形成介質(zhì)層;刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第 一摻雜區(qū)中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及在所述接觸孔底部形 成P型區(qū)。進(jìn)而實(shí)現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝 槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦 使后續(xù)的沉積工藝臺(tái)階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺(tái)階處光刻膠 偏薄無(wú)法有效作為刻蝕阻擋層等問(wèn)題，從而實(shí)現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要 求。
[0140]進(jìn)一步的，本發(fā)明的一種溝槽功率器件結(jié)構(gòu)及制作方法，可以運(yùn)用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產(chǎn)品中。
[0141]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【主權(quán)項(xiàng)】
1. 一種溝槽功率器件的制作方法，包括： 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽； 在所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁上形成第 一阻止層； 在所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的底 壁和側(cè)壁上生長(zhǎng)柵介電層； 形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽； 進(jìn)行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層、第一阻止層和填充材料層，且 所述柵介電層、第一阻止層和填充材料層的上表面齊平； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)，在所 述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)； 在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)間 隔分布，且摻雜類型不同，形成靜電隔離結(jié)構(gòu)； 在所述半導(dǎo)體襯底上形成介質(zhì)層； 刻蝕所述介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜區(qū)中、第 二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及 在所述接觸孔底部形成P型區(qū)。2. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的深度為 1μηι-3.5μηι，寬度為Ιμηι-ΙΟμηι，所述第二溝槽的深度為1μηι-3.5μηι，寬度為0.5μηι-2μηι，所述第 三溝槽的深度為1μηι-3.5μηι，寬度為0.1μηι-0.6μηι。3. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。4. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的厚度 為 1000A-20000A。5. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述填充材料層的厚度 為0 · 3μηι-1μηι。6. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成第一阻止層之 后，在生長(zhǎng)柵介電層之前，還包括： 在所述第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層； 去除所述第一氧化層。7. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成填充材料層并填 充滿所述第一溝槽、第二溝槽及第三溝槽之后，在進(jìn)行平坦化之前，還包括： 形成第二阻止層，所述第二阻止層覆蓋第一溝槽所在區(qū)域的填充材料層，暴露出第二 溝槽及第三溝槽所在區(qū)域； 對(duì)所述第二溝槽和第三溝槽內(nèi)的填充材料層進(jìn)行摻雜。8. 如權(quán)利要求7所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。9. 如權(quán)利要求7所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的厚度 為 3000A-6000A。10. 如權(quán)利要求7所述的溝槽功率器件的制作方法，其特征在于，所述進(jìn)行平坦化包括： 去除所述第二阻止層； 去除半導(dǎo)體襯底表面的填充材料層，暴露出柵介電層，并減薄所述第一阻止層至與柵 介電層齊平。11. 如權(quán)利要求10所述的溝槽功率器件的制作方法，其特征在于，采用濕法工藝去除所 述第二阻止層。12. 如權(quán)利要求10所述的溝槽功率器件的制作方法，其特征在于，采用化學(xué)機(jī)械研磨工 藝或回刻工藝去除所述填充材料層。13. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一摻雜區(qū)和第 二摻雜區(qū)穿透所述第一溝槽內(nèi)的填充材料層。14. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述介質(zhì)層的材質(zhì)為 二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。15. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔位于所述 半導(dǎo)體襯底中的深度為〇· 1μηι-〇·8μηι。16. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區(qū)之后，還包括： 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。17. -種溝槽功率器件，包括： 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽； 位于所述第一溝槽所在區(qū)域的半導(dǎo)體襯底表面及所述第一溝槽的底壁和側(cè)壁的第一 阻止層； 位于所述第二溝槽和第三溝槽所在區(qū)域的半導(dǎo)體襯底表面及第二溝槽和第三溝槽的 底壁和側(cè)壁上的柵介電層； 位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層、第一阻止層和 填充材料層的上表面齊平； 位于所述第一溝槽內(nèi)的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，且摻雜類型不同，共同作為靜電隔離結(jié)構(gòu)； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的P阱； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上的N型區(qū)； 位于所述半導(dǎo)體襯底上的介質(zhì)層； 接觸孔，所述接觸孔貫穿所述介質(zhì)層并分別延伸至第一溝槽的第一摻雜區(qū)中、第二溝 槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及 位于所述接觸孔底部的P型區(qū)。18. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述第一溝槽的深度為1μπι-3.5μ m，寬度為1μηι-10μηι，所述第二溝槽的深度為1μηι-3 · 5μηι，寬度為0 · 5μηι-2μηι，所述第三溝槽的 深度為 ?Μ?-3.5μηι，寬度為 0.1μηι-0.6μηι。19. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。20. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層的厚度為 Ι000Α-20000Α。21. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述填充材料層的厚度為0.3μπι-lum〇22. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內(nèi)的填充材料層。23. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述介質(zhì)層的材質(zhì)為二氧化硅、 氮化硅、氮氧化硅、多晶硅的一種或多種組合。24. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Ium-0.8μηι。25. 如權(quán)利要求17所述的溝槽功率器件，其特征在于，還包括： 位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號(hào)】H01L21/761GK106024696SQ201610552844
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年7月12日
【發(fā)明人】楊彥濤, 向璐, 王玨, 曹俊, 呂煥秀
【申請(qǐng)人】杭州士蘭集成電路有限公司