具有導(dǎo)體回填的嵌入式熔絲的制作方法
【專利摘要】嵌入式熔絲結(jié)構(gòu)和制造技術(shù)。嵌入式熔絲可以包括具有相比于被設(shè)置在高?z部分之間的低?z部分延伸至較大z?高度的兩個高?z部分的非平面導(dǎo)電線，該低?z部分具有降低的載流能力。被設(shè)置在低?z部分上方的電介質(zhì)具有與高?z線部分成平面的頂部表面，熔絲接觸部可以著落至高?z線部分。嵌入式熔絲的制造可以包括對被設(shè)置在襯底上方的第一電介質(zhì)材料區(qū)進(jìn)行底切。以第二電介質(zhì)材料對底切區(qū)進(jìn)行加襯。通過以導(dǎo)電材料對經(jīng)加襯的底切區(qū)進(jìn)行回填來形成一對電連接的熔絲端部。在有利實施例中，熔絲制造與高?K金屬柵極晶體管和精密多晶硅電阻器制造流程相兼容。
【專利說明】
具有導(dǎo)體回填的嵌入式熔絲
技術(shù)領(lǐng)域
[0001]本發(fā)明的實施例總體上涉及集成電路(IC)的制造和單片式器件，更具體而言，涉及單片式熔絲。
【背景技術(shù)】
[0002]單片式IC通常包括在諸如硅晶圓之類的平面襯底上方制造的多個晶體管，例如金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)。
[0003]IC常常包括至少一個熔絲。熔絲是用于提供過電流保護(hù)、安全或可編程性的犧牲器件。熔絲從低電阻開始并且被設(shè)計為當(dāng)流過器件的電流超過某個水平時永久性地產(chǎn)生非導(dǎo)電路徑。
[0004]—些常規(guī)熔絲設(shè)計采用薄的互連金屬線。如果足夠高的電流流動通過薄的金屬線，則線熔化并且產(chǎn)生開路。為了具有低編程電流，熔絲的橫截面需要相比于其它電路導(dǎo)體是小的。另一種熔絲設(shè)計利用兩種金屬材料之間的電迀移。當(dāng)兩種或更多種導(dǎo)電金屬接合時，可以使得傳導(dǎo)電子與金屬離子之間的動量傳遞在存在非均勻金屬離子晶格結(jié)構(gòu)的地方是大的。在某個電流電平之上，原子進(jìn)行運(yùn)動并且在雙金屬界面附近產(chǎn)生空隙，從而產(chǎn)生開路。在這種熔絲設(shè)計中，金屬之間的重疊面積和金屬的電迀移屬性確定了熔絲編程電流。
[0005]隨著MOS晶體管尺寸從一項技術(shù)更新至下一項技術(shù)更新不斷縮放，還期望按比例縮小熔絲尺寸以及熔絲編程電流。然而，相比于針對最小MOS晶體管結(jié)構(gòu)所采用的，熔絲架構(gòu)典型地較少依賴于關(guān)鍵的光刻圖案化能力，并且因此還未如MOS晶體管處于相同的縮放軌線(trajectory)上。取決于雙金屬重疊面積的恪絲架構(gòu)還典型地受光刻圖案化(例如，覆蓋)能力的限制。此外，依賴于電迀移的熔絲架構(gòu)通常與為了提高器件可靠性而減輕電迀移的努力不兼容。
[0006]熔絲架構(gòu)以及能夠降低編程電流的相關(guān)聯(lián)的制造技術(shù)、和/或較小的熔絲面積因此對于先進(jìn)的MOS IC是有利的。
【附圖說明】
[0007]在附圖中通過舉例的方式而不是通過限制的方式例示了本文所描述的材料。為了例示的簡單和清楚起見，圖中所例示的元件不必按比例進(jìn)行繪制。例如，為了清楚起見，一些元件的尺寸可以相對于其它元件被放大。此外，在認(rèn)為適當(dāng)?shù)那闆r下，附圖標(biāo)記在圖之間有所重復(fù)以指示相對應(yīng)或類似的元件。在附圖中:
[0008]圖1A是根據(jù)實施例的具有導(dǎo)體回填的嵌入式熔絲的平面圖；
[0009]圖1B和圖1C是根據(jù)實施例的在圖1A中所例示的嵌入式熔絲的橫截面視圖；
[0010]圖2A是根據(jù)實施例的包括MOS晶體管和具有回填導(dǎo)體的嵌入式熔絲的IC布局的平面圖；
[0011]圖2B和圖2C是根據(jù)實施例的在圖2A中所例示的IC布局的橫截面視圖；
[0012]圖3A是根據(jù)實施例例示了通過對導(dǎo)電材料進(jìn)行回填來形成嵌入式熔絲的方法的流程圖；
[0013]圖3B是根據(jù)實施例例示了形成包括有MOS晶體管和具有導(dǎo)體回填的嵌入式熔絲的IC的方法的流程圖；
[0014]圖4A、圖4B、圖4C、圖4D、圖4E、圖4F和圖4G是包括有MOS晶體管和嵌入式熔絲的IC隨著圖3B中所示的方法中所選擇的操作根據(jù)實施例被執(zhí)行而演進(jìn)的橫截面視圖；
[0015]圖5例示了采用了根據(jù)本發(fā)明的實施例的具有導(dǎo)體回填的嵌入式熔絲的移動計算平臺和數(shù)據(jù)服務(wù)器機(jī)器；以及
[0016]圖6是根據(jù)本發(fā)明的實施例的電子計算設(shè)備的功能框圖。
【具體實施方式】
[0017]參照附圖描述了一個或多個實施例。盡管詳細(xì)地示出和討論了具體的配置和布置，但是應(yīng)當(dāng)理解的是，這樣做僅僅是出于例示性的目的。本領(lǐng)域技術(shù)人員將認(rèn)識到其它配置和布置在不脫離本說明書的精神和范圍的情況下是可能的。對于本領(lǐng)域技術(shù)人員將顯而易見的是，本文所描述的技術(shù)和/或布置除了用在本文中詳細(xì)描述的系統(tǒng)和應(yīng)用中之外還可以用在各種其它系統(tǒng)和應(yīng)用中。
[0018]在以下【具體實施方式】中對附圖進(jìn)行了參考，附圖形成了【具體實施方式】的一部分并且例示了示例性實施例。此外，應(yīng)當(dāng)理解的是，可以利用其它實施例并且可以在不脫離所要求保護(hù)的主題的范圍的情況下做出結(jié)構(gòu)和/或邏輯改變。應(yīng)當(dāng)指出的是，諸如上、下、頂部、底部等等之類的方向和參考可以僅僅用于幫助對圖中的特征的描述。諸如“上部”和“下部”“在……之上”和“在……之下”之類的術(shù)語可以通過參照所例示的X-Z坐標(biāo)來進(jìn)行理解，并且諸如“相鄰”之類的術(shù)語可以通過參照x、Y坐標(biāo)或參照非-Z坐標(biāo)來進(jìn)行理解。因此，不應(yīng)在限制意義上采用以下【具體實施方式】，并且所要求保護(hù)的主題的范圍唯一地由所附權(quán)利要求及其等效形式來定義。
[0019]在以下描述中，闡述了許多細(xì)節(jié)，然而，對于本領(lǐng)域技術(shù)人員顯而易見的是，本發(fā)明可以在沒有這些具體細(xì)節(jié)的情況下得以實施。在一些情況下，公知的方法和設(shè)備以框圖形式示出，而不是詳細(xì)地示出，以免使本發(fā)明難以理解。遍及本說明書對“實施例”或“一個實施例”的提及意指結(jié)合實施例說明的特定特征、結(jié)構(gòu)、功能，或特性包括在本發(fā)明的至少一個實施例中。因此，遍及本說明書在各個地方出現(xiàn)的短語“在實施例中”或“在一個實施例中”不必指代本發(fā)明的相同實施例。此外，特定特征、結(jié)構(gòu)、功能或特性可以以任何適合的方式組合在一個或多個實施例中。例如，第一實施例可以與第二實施例結(jié)合，只要與這兩個實施例相關(guān)聯(lián)的特定特征、結(jié)構(gòu)、功能、或特性不互相排斥。
[0020]如在本發(fā)明的說明書和所附權(quán)利要求書中所使用的，單數(shù)形式“一”“一個”和“該”旨在也包括復(fù)數(shù)形式，除非上下文清楚地另外指出。還應(yīng)當(dāng)理解的是，如在本文中所使用的術(shù)語“和/或”指代并且包含相關(guān)聯(lián)的列出的項中的一個或多個項的任何組合及所有可能的組合。
[0021]可以在本文中使用術(shù)語“耦合”和“連接”連同其派生詞來描述部件之間的功能或結(jié)構(gòu)關(guān)系。應(yīng)當(dāng)理解的是，這些術(shù)語并非旨在為彼此的同義詞。相反，在特定實施例中，“連接”可以用于指示兩個或更多個元件彼此直接物理、光、或電接觸?！榜詈稀笨梢杂糜谥甘緝蓚€或更多個元件彼此直接或間接(其之間具有其它中間元件)地物理、光、或電接觸，和/或兩個或更多個元件彼此協(xié)作或相互作用(例如，如在因果關(guān)系中)。
[0022]如在本文中所使用的術(shù)語“在……上方”“在……下方” “在……之間”以及“在……上”指代一個部件或材料相對于其它部件或材料的相對位置，其中這種物理關(guān)系是顯著的。例如在材料的情況下，一種材料或被設(shè)置在另一種材料上方或下方的材料可以直接接觸或者可以具有一種或多種中間材料。而且，被設(shè)置在兩種材料之間的一種材料或者多種材料可以與兩個層直接接觸或者可以具有一個或多個中間層。相反，在第二材料或材料“上”的第一材料或材料與該第二材料/材料直接接觸。在部件組件的情況下會做出類似的區(qū)分。
[0023]如遍及本說明書以及在權(quán)利要求書中所使用的，由術(shù)語“……中的至少一個”或“……中的一個或多個”所連接的一系列項可以意指所列項的任何組合。例如，短語“A、B或C中的至少一個”可以意指A;B;C;A和B;A和C;B和C;或A、B和C。
[0024]下面描述了具有導(dǎo)體回填的嵌入式熔絲以及這種熔絲的制造。在實施例中，單片式嵌入式熔絲包括被設(shè)置在襯底上方的非平面導(dǎo)電線。非平面線在兩個高Z-部分之間具有低Z-部分，相比于低Z-部分，該兩個高Z-部分從襯底延伸較大的Z-高度。第一電介質(zhì)材料被設(shè)置在線與襯底之間。電介質(zhì)材料可以是高-k材料并且環(huán)繞低Z-部分的至少一個側(cè)壁。另一種電介質(zhì)材料被設(shè)置在第一電介質(zhì)材料和低-Z部分上方。此覆蓋電介質(zhì)可以具有與高-Z部分成平面的頂部表面，其為熔絲接觸部提供平臺(land)。
[0025]嵌入式熔絲的制造可以包括對被設(shè)置在襯底上方的第一(上部)電介質(zhì)材料進(jìn)行底切(undercutting)。導(dǎo)電材料對底切區(qū)進(jìn)行回填。在某個這種實施例中，首先以另一種電介質(zhì)材料對底切區(qū)加襯，并且然后導(dǎo)電材料回填電介質(zhì)加襯的底切區(qū)。對于有利的CMOS實施例，嵌入式熔絲采用晶體管柵極電極金屬作為導(dǎo)電回填材料并且柵極電介質(zhì)材料完全圍繞回填的金屬。熔絲制造然后與高-K/金屬-柵極晶體管和精密多晶硅電阻制造流程相兼容?？梢圆捎脤奚牧系木_圖案化來控制回填的金屬的尺寸。
[0026]圖1A是根據(jù)一個這種實施例的嵌入式熔絲101的平面圖。圖1B是根據(jù)實施例的熔絲101的沿著圖1A中所例示的縱向B-B’線的橫截面視圖。圖1C是根據(jù)實施例的熔絲101的沿著圖1A中所例示的橫向C-C’線的橫截面視圖。附圖標(biāo)記在圖1A-1C中是相同的，因為圖表示相同結(jié)構(gòu)實施例的不同視圖。
[0027]如在圖1A中所示的，襯底105的區(qū)域由熔絲跡線或線130所覆蓋。襯底105可以是適合于形成IC的任何襯底，例如但不限于半導(dǎo)體襯底、絕緣體上半導(dǎo)體(SOI)襯底或絕緣體襯底(例如，藍(lán)寶石)等、和/或其組合。在一個示例性實施例中，襯底105包括基本上單晶的半導(dǎo)體，例如但不限于硅。示例性半導(dǎo)體組分還包括:IV族系統(tǒng)，例如硅、鍺、或其合金；II1-V族系統(tǒng)，例如GaAs、InP、InGaAs等;或II1-N族系統(tǒng)，例如GaN。如在圖1B中所進(jìn)一步例示的，襯底105可以包括在被熔絲線130所占據(jù)的區(qū)域內(nèi)的隔離電介質(zhì)材料106 ο電介質(zhì)材料106可以是具有足以將熔絲線130與阱地電隔離和/或防止電短路通過襯底105的厚度的任何材料，例如二氧化硅或氮化硅。在替代實施例中，電介質(zhì)材料106可以因僅電介質(zhì)材料120將熔絲線130與襯底105的半導(dǎo)體分隔開而不存在。對于這種實施例，可以提供三端子多功能編程器件，其用作第一模式下的熔絲和在第二模式下?lián)舸╇娊橘|(zhì)材料120的反熔絲?？梢酝ㄟ^在熔絲線130的相對端部兩端施加熔絲編程電壓來提供熔絲操作。對于多功能編程器件，還可以通過在熔絲線130的一個或多個端部與襯底105之間施加反熔絲編程電壓來提供反熔絲操作。
[0028]熔絲線130可以是任何導(dǎo)電材料，例如但不限于多晶硅、經(jīng)摻雜的多晶硅、多晶鍺、經(jīng)摻雜的多晶鍺、多晶硅鍺、或經(jīng)摻雜的多晶硅鍺。在有利實施例中，熔絲線130包括一種或多種金屬，例如但不限于鎢、鎳、鈷、鋁和鈦。對于這種金屬實施例，熔絲線130可以是僅具有微量雜質(zhì)的基本上一種金屬，或者可以包括多種金屬的層疊疊置體結(jié)構(gòu)或組分漸變的多種金屬，或者可以是這些金屬的均質(zhì)合金，或者是層疊漸變的合金金屬等。在合金金屬實施例中，可以在熔絲線130中采用金屬-氮化物、金屬-碳化物、金屬硅化物和金屬-鍺化物中的一個或多個。
[0029]熔絲線130包括被設(shè)置在高-Z部分136、137之間的低-Z部分135。熔絲線130具有縱向長度U。長度L1可以根據(jù)提供長度Lc的一對接觸平臺的需要而變化。線長度1^還是期望的熔絲長度1^2的函數(shù)，其與低-Z線部分135相對應(yīng)。因此，熔絲線長度1^是關(guān)于最小接觸部和接觸部間隔尺寸的制造能力的函數(shù)，該最小接觸部和接觸部間隔尺寸隨著制造技術(shù)節(jié)點(diǎn)而按比例縮放。遵循以下功能準(zhǔn)則，熔絲線130可以具有任何地方都在最小設(shè)計規(guī)則(例如，0.1μm或更小)之間至5-10μηι或更大的長度Li。恪絲線130在低-Z線部分135內(nèi)具有最小橫向?qū)挾萕i。最小寬度Wi可以任何地方都在最小設(shè)計規(guī)則(例如，1nm或更小)之間上至150nm或更大的尺寸(典型的電源線)。熔絲編程電流要求與熔絲線130的橫截面面積相對應(yīng)，并且因此是最小橫向?qū)挾萕1的函數(shù)。在有利實施例中，最小寬度W1小于高-Z部分136、137的寬度W2。例如，熔絲線130可以具有“狗骨式”結(jié)構(gòu)，其中W1小于W2的90%，并且更具體而言在W2的50-80%之間。在一個這種實施例中，W1不大于50nm。圖1A例示了示例性實施例，其中橫向?qū)挾萕i和W2接近最小設(shè)計規(guī)則并且寬度在^與…之間連續(xù)變化，并且更具體而言，根據(jù)光刻和蝕刻圖案轉(zhuǎn)移機(jī)制而非線性地(例如，以曲率)逐漸變小。
[0030]圖1B中例示了熔絲線130的沿著長度L1的示例性非平面化。相比于低-Z部分135(其具有最低的熔絲Z-高度Hl)，高-Z部分136、137從襯底105延伸至較大Z-高度(Hh)。高-Z部分136、137和低-Z部分135的相對長度可以隨著如在圖1A中所示的足以提供接觸平臺長度Lc的高Z-部分136、137而變化。低-Z部分135可以具有足以在著落在高Z-部分136、137上的互連接觸部之間提供期望間隔的熔絲長度L2。在示例性實施例中，沿著低-Z部分135的Z-高度沿著縱向熔絲長度1^從中間熔絲高度出變化至最低熔絲Z-高度Hl(即，最小厚度)。最低熔絲Z-高度Hl大約位于熔絲長度L2的中心處。Hi與Hl之間的熔絲高度變化可以是逐漸的。例如，熔絲高度可以隨熔絲長度L2而逐漸變化，具有從靠近每個高-Z部分136、137的最大熔絲高度(中間高度H1)到其中的最小熔絲高度(最低高度Hl)的非線性(彎曲的)錐形。在示例性實施例中，高-Z部分136、137具有在50醒與20011111之間(有利地在50醒與15011111之間，并且更有利地不大于10nm)的高-Z高度Hh。在低-Z部分135內(nèi)，最低z_高度Hl比高_(dá)z高度Hh小Hh的50-90%。在其中Hh不大于10nm的一個這種實施例中，Hl小于30nm并且有利地小于20nm。熔絲編程電流(熔絲橫截面面積的函數(shù))取決于熔絲Z-高度Hl。如以下將進(jìn)一步描述的，Z-高度Hl可以由蝕刻工藝來控制。
[0031]如在圖1A、IB和IC中所示的，電介質(zhì)材料120完全環(huán)繞低-Z部分135。電介質(zhì)材料120被設(shè)置在襯底105與熔絲130的底部表面130B之間。在其中襯底105是晶體半導(dǎo)體的示例性實施例中，電介質(zhì)材料120和隔離電介質(zhì)材料106將熔絲線130與晶體半導(dǎo)體分隔開。在替代實施例中，電介質(zhì)材料120是在半導(dǎo)體與熔絲線130之間的一種中間材料。除了被設(shè)置在低-Z部分135的頂部表面130D上之外，電介質(zhì)材料120還被設(shè)置為相鄰于線側(cè)壁130A和130C。電介質(zhì)材料120可以包括以均質(zhì)組分的形式或者作為層疊膜疊置體和/或漸變組分的一種或多種電介質(zhì)材料。在實施例中，電介質(zhì)材料120包括二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或具有高于氮化硅的體相對介電常數(shù)(例如，至少10)的較高-K材料。在有利的高-K實施例中，電介質(zhì)材料120包括金屬氧化物，例如Hf02、Ti02、Zn02等等。
[0032]在實施例中，電介質(zhì)材料150被設(shè)置在低-Z部分135上方，該電介質(zhì)材料150電隔離高-Z部分136、137。熔絲線130的非平面性使得高-Z部分136、137內(nèi)的熔絲線130的頂部表面(例如，圖1B中的頂部表面130D)與圍繞熔絲線130的周邊邊緣的電介質(zhì)材料109的頂部表面成平面，并且與電介質(zhì)材料150的頂部表面成平面。熔絲線端部的頂部表面中的這一平面性有利于后續(xù)與被集成至襯底105上的其它電路的互連。這一結(jié)構(gòu)的另一個益處是熔絲熔化位置被很好地包封在電介質(zhì)材料150下方深處(并且被類似厚度的電介質(zhì)材料圍繞)。此包封連同下方的襯底隔離電介質(zhì)106—起可以使得伴隨的IC損傷最小化。電介質(zhì)材料150可以具有任何電介質(zhì)材料組分，因為實施例在此方面不受限。例如二氧化硅、氮化硅、碳摻雜的二氧化硅、以及其它多孔低-k材料全部都適合于電介質(zhì)材料150。盡管對于有利實施例，電介質(zhì)材料150的體相對介電常數(shù)小于電介質(zhì)材料120的體相對介電常數(shù)，但是較高-k材料也可以用于電介質(zhì)材料120。
[0033]圖2A是根據(jù)實施例的包括MOS晶體管202和嵌入式熔絲101的IC布局的平面圖。熔絲101和MOS晶體管202被設(shè)置在襯底105(例如，半導(dǎo)體)上方。MOS晶體管102包括被圖案化為第一條狀件的被設(shè)置在襯底105的第一區(qū)上方的柵極端子230，其具有被設(shè)置在其間的柵極電介質(zhì)。嵌入式熔絲101包括被圖案化為第二條狀件的熔絲線130，該熔絲線130相鄰于第一條狀件而被設(shè)置在襯底105的第二(隔離)區(qū)上方。在有利實施例中，熔絲線130包括與柵極端子230相同的材料(多種材料)。在有利實施例中，被設(shè)置在柵極端子230與襯底105之間的柵極電介質(zhì)材料還被設(shè)置在熔絲線130與襯底105之間并且完全圍繞熔絲線130的低-Z部分。
[0034]圖2B和圖2C是IC布局分別沿著圖2A中所例示的B-B’線和C-C’線的橫截面視圖。MOS晶體管202被設(shè)置在經(jīng)摻雜的半導(dǎo)體阱208上方。第一源極/漏極接觸部241和第二源極/漏極接觸部242被設(shè)置在柵極端子230的相對側(cè)上，并且耦合至重?fù)诫s的源極/漏極半導(dǎo)體區(qū) 210。
[0035]如在圖2B中進(jìn)一步所示的，熔絲線130包括具有與頂部柵極端子表面230D成平面的頂部表面130D的高-Z部分136、137。因此，熔絲線130是條狀件，其具有Z-厚度(其等于柵極端子230的Z-厚度)的厚端部以及Z-厚度(顯著地小于柵極端子230的Z-厚度)的薄中心。在實施例中，熔絲線130和柵極端子230是相同的金屬(多種金屬)。熔絲線130和柵極端子230由電介質(zhì)材料109橫向分隔開。
[0036]被設(shè)置在襯底105的第一區(qū)與柵極端子230之間的是柵極電介質(zhì)材料220。熔絲線130還包括具有完全環(huán)繞至少低Z-部分的電介質(zhì)材料120的低-Z部分135。在一個這種實施例中，柵極端子230具有與熔絲線130B的底部表面基本上成平面的底部表面230B。電介質(zhì)材料150被設(shè)置在電介質(zhì)材料120和低-Z線部分135的上方，如先前所描述的。在其中柵極端子230具有基本上平面的頂部表面230D的情況下，電介質(zhì)材料150不存在于頂部柵極端子表面230Do
[0037]在其中電介質(zhì)材料120和柵極電介質(zhì)材料220是相同材料(多種材料)的有利實施例中，嵌入式熔絲101和MOS晶體管202的制造可以是同時進(jìn)行的。因此對于本文中的這些實施例，熔絲特征未被歸入與高等級互連件相關(guān)聯(lián)的較大幾何形狀。在一個有利實施例中，電介質(zhì)材料120和220都包括具有大于9(并且有利地至少為10)的體相對介電常數(shù)的高-k電介質(zhì)材料。電介質(zhì)材料120的存在不僅僅需要以MOS晶體管制造集成的工件，而且可以另外用于將熔絲101與襯底105的半導(dǎo)體電隔離，減小熔絲101的導(dǎo)電橫截面面積，和/或提供完全圍繞熔絲101的機(jī)械和熱屏障。電介質(zhì)膜組分以及與先進(jìn)柵極電介質(zhì)沉積工藝相關(guān)聯(lián)的高的膜質(zhì)量和保形性有利于本文中所描述的嵌入式熔絲架構(gòu)。
[0038]嵌入式熔絲以及包含MOS晶體管和嵌入式熔絲兩者的IC可以借助于多種技術(shù)來制造。圖3A是根據(jù)一個實施例例示了用于形成嵌入式熔絲的一種示例性方法301的流程圖。方法301開始于操作310，其中電介質(zhì)材料層被橫向底切。如下將進(jìn)一步描述的，在操作310處可以利用在電介質(zhì)材料與犧牲材料之間具有高選擇性的各向同性蝕刻工藝。在操作320處，沉積另一種電介質(zhì)材料(例如，晶體管柵極電介質(zhì)材料)以對底切區(qū)加襯?？梢栽诓僮?20處實踐保形沉積工藝，例如化學(xué)氣相沉積(CVD)或原子層沉積(ALD)。在操作330處，通過以導(dǎo)電材料回填電介質(zhì)加襯的底切區(qū)來形成熔絲線。保形沉積工藝(例如，CVD或ALD)可以在操作330處被實踐，以便以以上針對熔絲線130所描述的材料中的任何材料(例如，MOS晶體管柵極金屬)來回填底切區(qū)。可以借助于電介質(zhì)材料來平坦化回填，留下通過回填的空隙電連接的兩個相對的熔絲端部。然后方法301在操作340處完成，在操作340中，例如通過常規(guī)制造技術(shù)來形成至導(dǎo)電回填材料的接觸，從而完成至單片式嵌入式熔絲的互連。
[0039]圖3B是例示了根據(jù)實施例用于通過導(dǎo)體回填來形成具有MOS晶體管和嵌入式熔絲的IC的方法302的流程圖。方法302可以被認(rèn)為是更普遍的方法301的具體實施例。圖4A、4B、4C、4D、4E、4F和4G是當(dāng)方法302中所選擇的操作根據(jù)實施例被執(zhí)行時，演進(jìn)的IC沿著在圖2B中所示的B-B’線的橫截面視圖。
[0040]首先參考圖3B，操作303、304、305、306和307作為方法301(圖3A)中的操作310的一個具體實施例而被執(zhí)行，其與“后柵極” MOS晶體管制造很好地集成。在此實施例中，MOS晶體管可以與嵌入式熔絲同時被制造。以操作303開始，在周圍電介質(zhì)材料內(nèi)提供犧牲材料的第一特征和第二特征。形成犧牲材料和周圍電介質(zhì)材料的順序可以隨著被圖案化成線或開口的犧牲材料或電介質(zhì)材料而變化。參考圖4A，在操作303完成時犧牲材料特征408和409被嵌入在電介質(zhì)材料109內(nèi)。在此示例性實施例中，犧牲材料特征409還被設(shè)置在襯底隔離電介質(zhì)106上方。本領(lǐng)域公知的任何工藝都可以用于形成以周圍電介質(zhì)材料109進(jìn)行平坦化的犧牲材料特征408、409ο在示例性實施例中，犧牲材料特征408、409包括多晶半導(dǎo)體，包括但不限于多晶硅。在一個特定的多晶硅實施例中，犧牲多晶硅材料特征408、409具有小于150nm(并且有利地不大于10nm)的厚度(Z-高度)。在其它實施例中，犧牲特征可以包括被設(shè)置在體犧牲材料上方的頂部掩膜。電介質(zhì)材料109可以是任何常規(guī)材料，例如但不限于二氧化硅和/或氮化硅。
[0041 ]回到圖3B，方法302繼續(xù)至操作304，其中掩蔽犧牲材料的長度。在操作304處可以使用任何掩膜工藝，例如但不限于硬掩膜工藝。在示例性實施例中，第一犧牲特征被完全掩膜而第二犧牲特征中僅僅兩個端部部分被掩膜。然后通過在操作305處執(zhí)行的蝕刻工藝將第二犧牲特征的未被掩蔽的中部部分凹陷至周圍電介質(zhì)的頂部表面下方。如在圖4B中所例示的，例如，示出了沿著犧牲特征409的中部部分的凹槽419。操作305可以包括對周圍電介質(zhì)具有選擇性的任何各向異性蝕刻工藝，例如各向異性等離子體(RIE)蝕刻。在凹槽蝕刻操作304處，降低了經(jīng)蝕刻的部分的厚度。還可以在某些蝕刻工藝條件下降低經(jīng)蝕刻的部分的橫向?qū)挾取Ｔ趯嵤├?，可以在操?04處去除犧牲材料厚度的50-90%。在示例性實施例中，具有100-150nm厚度的多晶硅犧牲材料被減薄至小于30nm。在其它實施例中，犧牲材料的橫向?qū)挾缺唤档?0-30%或更多。另外，在蝕刻掩膜侵蝕并非是可忽略不計的情況下，在操作304期間，部分蝕刻的犧牲特征409可以沿著縱向特征長度而形成錐形的Z-高度和/或橫向?qū)挾绕拭妗?br>[0042]回到圖3B，方法302然后繼續(xù)至操作306，在操作306中，以另一種電介質(zhì)材料對犧牲特征的凹陷部分進(jìn)行回填。在操作306處可以利用任何沉積(例如，CVD)和平坦化工藝(例如，CMP)。圖4C例示了一個實施例，其中將電介質(zhì)材料150回填在犧牲特征409的一部分上方。再一次以電介質(zhì)材料109和犧牲特征408(并且以犧牲特征409的高-Z部分)對電介質(zhì)材料150進(jìn)行平坦化。
[0043]方法302(圖3B)繼續(xù)進(jìn)行操作307，在操作307中，相對于周圍電介質(zhì)材料(包括先前回填的電介質(zhì)材料)選擇性地去除第一犧牲特征和第二犧牲特征。在圖4D中所例示的示例性實施例中，去除犧牲特征408而留下第一空隙428。去除犧牲特征409而留下第二空隙429，其對電介質(zhì)材料150進(jìn)行橫向底切。在犧牲材料是例如多晶硅的情況下，高選擇性等離子體蝕刻和/或濕法化學(xué)蝕刻可以用于甚至從下面的大量電介質(zhì)突出部(overhang)完全地清除犧牲材料。操作305處的犧牲材料的精確圖案化(凹陷)可以在操作307處用于緊密控制空隙428、429的尺寸。
[0044]現(xiàn)在存在一對開口或空隙，其中一個空隙由電介質(zhì)材料150橋接。方法302繼續(xù)至操作321，其中柵極電介質(zhì)材料被沉積至在操作307處形成的空隙(多個空隙)中?？梢栽诓僮?21處采用任何適合的柵極電介質(zhì)沉積工藝。在示例性實施例中，在操作321處采用CVD和/或ALD工藝來沉積高-k柵極電介質(zhì)材料(例如，具有至少為10的體相對介電常數(shù))。如在由圖4E所例示的示例性實施例中所示的，采用柵極電介質(zhì)沉積工藝來以柵極電介質(zhì)材料320對第一空隙428加襯并且以電介質(zhì)材料120對第二空隙429加襯。換言之，電介質(zhì)材料120和柵極電介質(zhì)材料320具有相同組分并且通過一種工藝同時形成，但是在嵌入式熔絲和MOS晶體管的情況下具有不同的器件功能。
[0045]回到圖3B，在操作331處，利用導(dǎo)電材料來回填空隙，以在第一空隙中形成柵極端子并且在第二空隙中形成隔離的熔絲線。在有利實施例中，可以通過高保形沉積工藝來完全回填具有大量底切(突出部)的空隙。在一個這種實施例中利用了金屬ALD工藝。如例如在圖4F中所示的，金屬ALD工藝在將熔絲線130回填至空隙429中的同時將柵極端子330回填至空隙428中?？梢酝耆畛浔辉O(shè)置在電介質(zhì)材料150下方的任何底切區(qū)。
[0046]方法302然后在操作340處以常規(guī)制造而完成，從而完成1C，例如，在熔絲線130的相對端部處同時形成一對熔絲接觸部291、292以及MOS柵極端子接觸部392。
[0047]圖5例示了系統(tǒng)1000，其中移動計算平臺1005和/或數(shù)據(jù)服務(wù)器機(jī)器1006采用根據(jù)本發(fā)明的實施例的具有回填金屬線的單片式嵌入式熔絲。服務(wù)器機(jī)器1006可以是任何商用服務(wù)器，例如，包括被設(shè)置在機(jī)架內(nèi)并且被聯(lián)網(wǎng)在一起以進(jìn)行電子數(shù)據(jù)處理的任何數(shù)量的高性能計算平臺，其在示例性實施例中包括經(jīng)封裝的單片式IC 1050。移動計算平臺1005可以是被配置用于電子數(shù)據(jù)顯示、電子數(shù)據(jù)處理、無線電子數(shù)據(jù)傳輸?shù)鹊戎械拿恳粋€的任何便攜式設(shè)備。例如，移動計算平臺1005可以是平板、智能電話、膝上型計算機(jī)等中的任何一個，并且可以包括顯示屏(例如，電容式、電感式、電阻式或光學(xué)觸摸屏)、芯片級或封裝級集成系統(tǒng)1010、以及電池1015。
[0048]無論是被設(shè)置在展開視圖1020中所例示的集成系統(tǒng)1010中還是作為服務(wù)器機(jī)器1006內(nèi)的獨(dú)立封裝芯片，經(jīng)封裝的單片式IC 1050包括采用了例如如在本文中其它地方所描述的具有至少一個嵌入式熔絲(其具有回填金屬線)的單片式架構(gòu)的存儲器芯片(例如，RAM)或處理器芯片(例如，微處理器、多核處理器、圖形處理器等)。單片式IC 1050還可以耦合至板、襯底、或內(nèi)插件1060，連同電源管理集成電路(PMIC) 1030、包括有寬帶RF(無線)發(fā)射器和/或接收器(TX/RX)(例如，包括數(shù)字基帶，并且模擬前端模塊還包括在發(fā)送路徑上的功率放大器以及接收路徑上的低噪聲放大器)的RF(無線)集成電路(RFIC) 1025、及其控制器1035中的一個或多個。
[0049]功能上，PMIC 1030可以執(zhí)行電池功率調(diào)節(jié)、DC-DC轉(zhuǎn)換等，并且因此具有耦合至電池1015的輸入端并具有向其它功能模塊提供電流源的輸出端。如進(jìn)一步例示的，在示例性實施例中，RFIC 1025具有耦合至天線(未示出)的輸出端，以實施多種無線標(biāo)準(zhǔn)或協(xié)議中的任何無線標(biāo)準(zhǔn)或協(xié)議，包括但不限于W1-Fi(IEEE 802.lU^)、WiMAX(IEEE 802.16族)、IEEE802.20、長期演進(jìn)(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、其衍生物、以及被指定為3G、4G、5G及以后的任何其它無線協(xié)議。在替代實施方式中，這些板級模塊中的每一個都可以被集成至耦合到單片式IC 1050的封裝襯底的單獨(dú)的IC上或者被集成至耦合到單片式IC 1050的封裝襯底的單個IC內(nèi)。
[0050]圖6是根據(jù)本公開內(nèi)容的至少一些實施方式布置的計算設(shè)備1100的功能框圖。計算設(shè)備1100可以位于例如平臺1005或服務(wù)器機(jī)器1006內(nèi)部。設(shè)備1100還包括母板1102，其承載多個部件，例如但不限于處理器1104(例如，應(yīng)用處理器)，其還可以包含具有導(dǎo)電回填的嵌入式熔絲。處理器1104可以物理耦合和/或電耦合至母板1102。在一些示例中，處理器1104包括被封裝在處理器1104內(nèi)的集成電路管芯。通常，術(shù)語“處理器”或“微處理器”可以指代處理來自寄存器和/或存儲器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉(zhuǎn)換為還可以被存儲在寄存器和/或存儲器中的其它電子數(shù)據(jù)的任何設(shè)備或設(shè)備的部分。
[0051]在各個示例中，一個或多個通信芯片1106還可以物理耦合和/或電耦合至母板1102。在其它實施方式中，通信芯片1106可以是處理器1104的部分。取決于其應(yīng)用，計算設(shè)備1100可以包括可以或可以不物理耦合和電耦合至母板1102的其它部件。這些其它部件包括但不限于易失性存儲器(例如，DRAM)、非易失性存儲器(例如，R0M)、閃存、圖形處理器、數(shù)字信號存儲器、密碼處理器、芯片組、天線、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、指南針、加速度計、陀螺儀、揚(yáng)聲器、相機(jī)、大容量儲存設(shè)備(例如，硬盤驅(qū)動器、固態(tài)驅(qū)動器(SSD)、壓縮盤(CD)、數(shù)字通用盤(DVD)等等)等等。
[0052]通信芯片1106可以實現(xiàn)用于往返于計算設(shè)備1100進(jìn)行數(shù)據(jù)傳送的無線通信。術(shù)語“無線”及其派生詞可以用于描述可以通過使用穿過非固態(tài)介質(zhì)的經(jīng)調(diào)制電磁輻射來傳送數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等。該術(shù)語并非暗示相關(guān)聯(lián)的設(shè)備不包含任何導(dǎo)線，盡管在一些實施例中它們可能不包含。通信芯片1106可以實施多種無線標(biāo)準(zhǔn)或協(xié)議中的任無線標(biāo)準(zhǔn)或協(xié)議，包括但不限于本文中其它地方所描述的這些無線標(biāo)準(zhǔn)或協(xié)議。如所討論的，計算設(shè)備1100可以包括多個通信芯片706。例如，第一通信芯片可以專用于較短距離的無線通信，例如W1-Fi和藍(lán)牙，而第二通信芯片可以專用于較長距離的無線通信，例如 GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
[0053]盡管本文中所闡述的某些特征已經(jīng)參考各個實施方式進(jìn)行了描述，但是此描述并非旨在以限制意義被解釋。因此，本公開內(nèi)容所涉及的對于本領(lǐng)域技術(shù)人員而言顯而易見的對本文所描述的實施方式的各種修改以及其它實施方式被視為在本公開內(nèi)容的精神和范圍內(nèi)。
[0054]將認(rèn)識到的是，本發(fā)明不限于如此描述的實施例，但可以在修改和更改的情況下得以實施，而不脫離所附權(quán)利要求的范圍。以上實施例可以包括特征的特定組合，例如:
[0055]在一個或多個第一實施例中，嵌入式熔絲包括非平面導(dǎo)電線，所述非平面導(dǎo)電線被設(shè)置在襯底上方。所述非平面線具有低-Z部分，所述低-Z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度。高-k電介質(zhì)材料被設(shè)置在所述線下方并且在所述襯底之上，并且第二電介質(zhì)材料被設(shè)置在所述高_(dá)k電介質(zhì)材料和所述低-Z線部分上方。所述第二電介質(zhì)材料具有與所述高-Z部分成平面的頂部表面。
[0056]在一個或多個第一實施例的促進(jìn)下，所述襯底包括晶體半導(dǎo)體。所述非平面線包括金屬。所述高_(dá)k材料完全環(huán)繞所述低-Z部分，并且具有至少為10的體相對介電常數(shù)和小于1nm的厚度。所述第二電介質(zhì)材料的體相對介電常數(shù)小于所述高-k電介質(zhì)材料的體相對介電常數(shù)。
[0057]在一個或多個第一實施例的促進(jìn)下，所述襯底包括晶體半導(dǎo)體，所述非平面線包括通過所述高_(dá)k電介質(zhì)材料和嵌入在所述半導(dǎo)體內(nèi)的隔離電介質(zhì)而與所述晶體半導(dǎo)體分隔開的金屬。所述非平面線在所述高-Z部分內(nèi)具有比在所述低-Z部分內(nèi)的第二厚度大的第一厚度。
[0058]在一個或多個第一實施例的促進(jìn)下，所述低-Z部分具有小于30nm的最小Z-高度。
[0059]在一個或多個第一實施例的促進(jìn)下，所述低-Z部分具有小于30nm的最小Z-高度和小于所述高-Z部分的橫向?qū)挾鹊臋M向?qū)挾取?br>[0000]在一個或多個第一實施例的促進(jìn)下，所述低-Z部分具有小于30nm的最小Z-厚度和不大于50nm的橫向?qū)挾取?br>[0061]在第一實施例中的任一第一實施例的促進(jìn)下，所述低-Z部分具有漸變的Z-高度，漸變的Z-厚度從靠近所述高-Z部分中的每一個高-Z部分的最大Z-厚度逐漸減小至所述高-Z部分之間的最小Z-厚度。
[0062]在一個或多個第二實施例中，集成電路(IC)包括具有柵極端子的MOS晶體管，所述柵極端子被設(shè)置在半導(dǎo)體襯底的第一區(qū)上方，所述柵極端子還包括第一金屬，其中柵極電介質(zhì)材料被設(shè)置在所述柵極端子與所述半導(dǎo)體襯底的所述第一區(qū)之間。所述IC還包括嵌入式熔絲，所述嵌入式熔絲還包括被設(shè)置在所述襯底的第二區(qū)上方的非平面導(dǎo)電線。所述非平面線具有低-Z部分，所述低-Z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度。所述柵極電介質(zhì)材料被設(shè)置在線與所述襯底之間，并且完全環(huán)繞所述低-Z部分。
[0063]在一個或多個第二實施例的促進(jìn)下，所述非平面線包括所述第一金屬。所述柵極電介質(zhì)是具有至少為10的體相對介電常數(shù)和小于1nm的厚度的高-k材料。
[0064]在一個或多個第二實施例的促進(jìn)下，所述高-z部分具有與所述柵極端子的頂部表面成平面的頂部表面。所述低-Z部分具有小于30nm的最小Z-厚度和小于所述高-Z部分的橫向?qū)挾鹊臋M向?qū)挾取?br>[0065]在一個或多個第三實施例中，制造嵌入式熔絲的方法包括對被設(shè)置在襯底上方的第一電介質(zhì)材料區(qū)進(jìn)行橫向底切。所述方法包括以第二電介質(zhì)材料對底切區(qū)加襯。所述方法包括通過以導(dǎo)電材料對經(jīng)加襯的底切區(qū)進(jìn)行回填來形成一對相對的熔絲端部。
[0066]在一個或多個第三實施例的促進(jìn)下，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括在所述襯底上方形成犧牲材料的非平面長度。所述非平面長度具有低-Z部分，所述低-Z部分在兩個高-Z部分之間。相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度。對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括在所述非平面長度上方沉積所述第一電介質(zhì)材料，通過所述高-Z部分對所述第一電介質(zhì)材料進(jìn)行平坦化，以及從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。
[0067]在一個或多個第三實施例的促進(jìn)下，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括在所述襯底上方形成犧牲材料的非平面長度。所述非平面長度具有低-Z部分，所述低-Z部分在兩個高-Z部分之間。相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度。形成犧牲材料的所述非平面長度還包括:將所述犧牲材料沉積至等于所述較大Z-高度的均勾厚度;掩蔽所述犧牲材料的所述高-Z部分；以及使所述犧牲材料的所述低-Z部分凹陷至較小厚度。以所述第一電介質(zhì)材料對所述低-Z部分進(jìn)行回填，并且從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。
[0068]在一個或多個第三實施例的促進(jìn)下，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括在所述襯底上方形成犧牲材料的非平面長度。所述非平面長度具有低-Z部分，所述低-Z部分在兩個高-Z部分之間。相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度。形成犧牲材料的所述非平面長度還包括:將開口圖案化在所述犧牲材料層或周圍的電介質(zhì)材料中；以所述犧牲材料對所述周圍的電介質(zhì)材料中的所述開口進(jìn)行回填或者以所述周圍的電介質(zhì)材料對所述犧牲材料中的所述開口進(jìn)行回填;掩蔽所述犧牲材料的所述高-Z部分；以及使未被掩蔽的犧牲材料凹陷至所述周圍的電介質(zhì)材料的頂部表面下方，以形成所述低-Z部分。以所述第一電介質(zhì)材料對所述低-Z部分進(jìn)行回填，并且從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。
[0069]在一個或多個第三實施例的促進(jìn)下，在所述襯底上方形成所述犧牲材料的第二特性，其中所述第一電介質(zhì)材料在所述第一特征與所述第二特征之間。在掩蔽所述第一特征的所述高-Z部分的同時(完全地)掩蔽所述第二特征。連同所述第一特征一起去除第二犧牲材料特征。將所述第二電介質(zhì)材料沉積至因去除所述第二犧牲材料而得到的第二空隙中。連同所述嵌入式熔絲端子，通過以所述導(dǎo)電材料對所述第二空隙進(jìn)行回填來形成柵極端子。
[0070]在一個或多個第三實施例中的任一個第三實施例的促進(jìn)下，以所述第二電介質(zhì)材料對所述第一電介質(zhì)材料的所述底切區(qū)加襯還包括通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)工藝來沉積具有至少為10的體相對介電常數(shù)的高-k電介質(zhì)材料。以所述導(dǎo)電材料對經(jīng)加襯的底切區(qū)進(jìn)行回填還包括通過ALD工藝來沉積金屬。
[0071]在一個或多個第四實施例中，形成集成電路(IC)的方法包括在襯底的第一區(qū)上方形成犧牲材料的第一特征以及在所述襯底的第二區(qū)上方形成犧牲材料的第二特征，其中，第一電介質(zhì)材料在所述第一特征與所述第二特征之間。所述方法包括掩蔽所述第二特征的第一部分和所述第一特征。所述方法包括使所述第二特征的未被掩蔽的部分凹陷至低于所述第一電介質(zhì)材料的頂部表面。所述方法包括以第二電介質(zhì)材料來對所述第二特征的凹陷部分進(jìn)行回填。所述方法包括從所述第一電介質(zhì)材料和所述第二電介質(zhì)材料選擇性地去除第一犧牲材料特征和第二犧牲材料特征。所述方法包括將柵極電介質(zhì)材料沉積至第一空隙和第二空隙中，以及以導(dǎo)電材料對所述第一空隙和所述第二空隙進(jìn)行回填，以便在第一襯底區(qū)上方形成一個柵極端子并且在第二襯底區(qū)上方形成嵌入式熔絲。
[0072]在一個或多個第四實施例的促進(jìn)下，去除所述第二犧牲材料特征對所述第二電介質(zhì)材料進(jìn)行了底切。沉積所述柵極電介質(zhì)材料為所述底切加襯。以所述導(dǎo)電材料對所述空隙進(jìn)行回填填充了所述底切。
[0073]在一個或多個第四實施例的促進(jìn)下，沉積所述柵極電介質(zhì)材料還包括通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)工藝來沉積具有至少為10的體相對介電常數(shù)的高-k電介質(zhì)材料。對所述空隙進(jìn)行回填還包括通過ALD工藝來沉積金屬。
[0074]在一個或多個第四實施例中的任一個第四實施例的促進(jìn)下，所述方法包括:形成至所述柵極端子的第一接觸部；以及在所述熔絲上方形成第一接觸部和第二接觸部。
[0075]在一個或多個第四實施例中的任一個第四實施例的促進(jìn)下，使所述第二特征的未被掩蔽的部分凹陷至低于所述第一電介質(zhì)的頂部表面還包括:蝕刻所述犧牲材料以使其厚度降低至低于30nmo
[0076]然而，以上實施例在這一方面不受限制，并且在各個實施方式中，以上實施例可以包括只進(jìn)行這些特征的子集、進(jìn)行不同順序的這些特征、進(jìn)行這些特征的不同組合、和/或進(jìn)行除了明確列出的這些特征之外的附加特征。因此，與所附權(quán)利要求書的等同形式的整個范圍一起，參考所附權(quán)利要求來確定本發(fā)明的范圍。
【主權(quán)項】
1.一種嵌入式熔絲，包括: 非平面導(dǎo)電線，所述非平面導(dǎo)電線被設(shè)置在襯底上方，所述非平面線具有低-Z部分，所述低-Z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度； 高-k電介質(zhì)材料，所述高-k電介質(zhì)材料被設(shè)置在所述線下方并且在所述襯底之上；以及 第二電介質(zhì)材料，所述第二電介質(zhì)材料被設(shè)置在所述高-k電介質(zhì)材料和所述低-Z線部分上方，所述第二電介質(zhì)材料具有與所述高-Z部分成平面的頂部表面。2.根據(jù)權(quán)利要求1所述的嵌入式熔絲，其中: 所述襯底包括晶體半導(dǎo)體； 所述非平面線包括金屬； 所述高_(dá)k材料完全環(huán)繞所述低-Z部分，并且具有至少為10的體相對介電常數(shù)和小于1nm的厚度；以及 所述第二電介質(zhì)材料的體相對介電常數(shù)小于所述高-k電介質(zhì)材料的體相對介電常數(shù)。3.根據(jù)權(quán)利要求1所述的嵌入式熔絲，其中: 所述襯底包括晶體半導(dǎo)體； 所述非平面線包括通過所述高_(dá)k電介質(zhì)材料和嵌入在所述半導(dǎo)體內(nèi)的隔離電介質(zhì)與所述晶體半導(dǎo)體分隔開的金屬；以及 所述非平面線在所述高-Z部分內(nèi)具有比在所述低-Z部分內(nèi)的第二厚度大的第一厚度。4.根據(jù)權(quán)利要求1-3中的任一項所述的嵌入式熔絲，其中，所述低-Z部分具有漸變的Z-厚度，所述漸變的Z-厚度從靠近所述高-Z部分中的每一個高-Z部分的最大Z-厚度逐漸減小至所述高-Z部分之間的最小Z-厚度。5.根據(jù)權(quán)利要求1-3中的任一項所述的嵌入式熔絲，其中，所述低-Z部分具有小于30nm的最小Z-厚度。6.根據(jù)權(quán)利要求1-3中的任一項所述的嵌入式熔絲，其中，所述低-Z部分具有小于30nm的最小Z-厚度和小于所述高-Z部分的橫向?qū)挾鹊臋M向?qū)挾取?.根據(jù)權(quán)利要求1-3中的任一項所述的嵌入式熔絲，其中，所述低-Z部分具有小于30nm的最小Z-厚度和不大于50nm的橫向?qū)挾取?.—種集成電路(1C)，包括: MOS晶體管，所述MOS晶體管具有被設(shè)置在半導(dǎo)體襯底的第一區(qū)上方的柵極端子，所述柵極端子包括第一金屬，其中，柵極電介質(zhì)材料被設(shè)置在所述柵極端子與所述半導(dǎo)體襯底的所述第一區(qū)之間；以及 嵌入式熔絲，所述嵌入式熔絲還包括: 非平面導(dǎo)電線，所述非平面導(dǎo)電線被設(shè)置在所述襯底的第二區(qū)上方，所述非平面線具有低-Z部分，所述低-Z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度，其中，所述柵極電介質(zhì)材料被設(shè)置在所述線與所述襯底之間并且完全環(huán)繞所述低-Z部分。9.根據(jù)權(quán)利要求8所述的IC，其中: 所述非平面線包括所述第一金屬；以及 所述柵極電介質(zhì)是具有至少為10的體相對介電常數(shù)和小于1nm的厚度的高-k材料。10.根據(jù)權(quán)利要求8所述的IC，其中: 所述高-Z部分具有與所述柵極端子的頂部表面成平面的頂部表面；以及 所述低-Z部分具有小于30nm的最小Z-厚度和小于所述高-Z部分的橫向?qū)挾鹊臋M向?qū)挾取?1.一種制造嵌入式熔絲的方法，所述方法包括: 對被設(shè)置在襯底上方的第一電介質(zhì)材料區(qū)進(jìn)行橫向底切； 以第二電介質(zhì)材料對底切區(qū)加襯；以及 通過以導(dǎo)電材料對經(jīng)加襯的底切區(qū)進(jìn)行回填來形成一對相對的熔絲端部。12.根據(jù)權(quán)利要求11所述的方法，其中，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括: 在所述襯底上方形成犧牲材料的非平面長度，所述非平面長度具有低-Z部分，所述低-z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度； 在所述非平面長度上方沉積所述第一電介質(zhì)材料； 通過所述高-Z部分對所述第一電介質(zhì)材料進(jìn)行平坦化；以及 從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。13.根據(jù)權(quán)利要求11所述的方法，其中，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括: 在所述襯底上方形成犧牲材料的非平面長度，所述非平面長度具有低-Z部分，所述低-z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度，其中，形成犧牲材料的所述非平面長度還包括: 將所述犧牲材料沉積至等于所述較大Z-高度的均勻厚度； 掩蔽所述犧牲材料的所述高-Z部分；以及 使所述犧牲材料的所述低-Z部分凹陷至較小厚度； 以所述第一電介質(zhì)材料對所述低-Z部分進(jìn)行回填；以及 從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。14.根據(jù)權(quán)利要求11所述的方法，其中，對所述第一電介質(zhì)材料進(jìn)行橫向底切還包括: 在所述襯底上方形成犧牲材料的非平面長度，所述非平面長度具有低-Z部分，所述低-z部分在兩個高-Z部分之間，相比于所述低-Z部分，所述高-Z部分從所述襯底延伸至較大Z-高度，其中，形成犧牲材料的所述非平面長度還包括: 將開口圖案化在所述犧牲材料或周圍的電介質(zhì)材料中的一個中； 以所述周圍的電介質(zhì)材料或所述犧牲材料中的另一個材料對所述開口進(jìn)行回填； 掩蔽所述犧牲材料的所述高-Z部分；以及 使未被掩蔽的犧牲材料凹陷至低于所述周圍的電介質(zhì)材料的頂部表面，以形成所述低-Z部分； 以所述第一電介質(zhì)材料對所述低-Z部分進(jìn)行回填；以及 從所述第一電介質(zhì)材料選擇性地蝕刻所述犧牲材料。15.根據(jù)權(quán)利要求14所述的方法，還包括: 在所述襯底上方形成所述犧牲材料的第二特征，其中，第一電介質(zhì)材料在第一特征與所述第二特征之間； 在掩蔽所述第一特征的所述高-Z部分的同時掩蔽所述第二特征； 連同所述第一特征一起去除所述第二犧牲材料特征； 將所述第二電介質(zhì)材料沉積至因去除所述第二犧牲材料而得到的第二空隙中； 通過以所述導(dǎo)電材料對所述第二空隙進(jìn)行回填來形成柵極端子。16.根據(jù)權(quán)利要求11-14中的任一項所述的方法，其中: 以所述第二電介質(zhì)材料對所述第一電介質(zhì)材料的所述底切區(qū)加襯還包括:通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)工藝來沉積具有至少為10的體相對介電常數(shù)的高-k電介質(zhì)材料;以及 以所述導(dǎo)電材料對經(jīng)加襯的底切區(qū)進(jìn)行回填還包括:通過ALD工藝來沉積金屬。17.—種形成集成電路(IC)的方法，所述方法包括: 在襯底的第一區(qū)上方形成犧牲材料的第一特征以及在所述襯底的第二區(qū)上方形成犧牲材料的第二特征，其中，第一電介質(zhì)材料在所述第一特征與所述第二特征之間； 掩蔽所述第二特征的第一部分和所述第一特征； 使所述第二特征的未被掩蔽的部分凹陷至低于所述第一電介質(zhì)材料的頂部表面； 以第二電介質(zhì)材料來對所述第二特征的凹陷部分進(jìn)行回填； 從所述第一電介質(zhì)材料和所述第二電介質(zhì)材料選擇性地蝕刻所述第一犧牲材料特征和所述第二犧牲材料特征； 將柵極電介質(zhì)材料沉積至第一空隙和第二空隙中；以及 以導(dǎo)電材料對所述第一空隙和所述第二空隙進(jìn)行回填，以便在所述第一襯底區(qū)上方形成一個柵極端子并且在所述第二襯底區(qū)上方形成嵌入式熔絲。18.根據(jù)權(quán)利要求17所述的方法，其中: 去除所述第二犧牲材料特征對所述第二電介質(zhì)材料進(jìn)行了底切； 沉積所述柵極電介質(zhì)材料對所述底切加襯;并且 以所述導(dǎo)電材料對所述空隙進(jìn)行回填填充了所述底切。19.根據(jù)權(quán)利要求17-18中的任一項所述的方法，其中: 沉積所述柵極電介質(zhì)材料還包括通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)工藝來沉積具有至少為10的體相對介電常數(shù)的高-k電介質(zhì)材料;以及對所述空隙進(jìn)行回填還包括通過ALD工藝來沉積金屬。20.根據(jù)權(quán)利要求17-18中的任一項所述的方法，還包括: 形成至所述柵極端子的第一接觸部；以及 在所述熔絲上方形成第一接觸部和第二接觸部。21.根據(jù)權(quán)利要求17-18中的任一項所述的方法，其中，使所述第二特征的未被掩蔽的部分凹陷至低于所述第一電介質(zhì)的頂部表面還包括:蝕刻所述犧牲材料以使得所述犧牲材料的厚度降低至低于30nmo
【文檔編號】H01L23/62GK105900232SQ201480072838
【公開日】2016年8月24日
【申請日】2014年2月11日
【發(fā)明人】李呈光, W·M·哈菲茲, C-H·簡
【申請人】英特爾公司