半導體裝置及其制造方法
【專利摘要】本半導體裝置具有層積體，其層積有多個半導體晶片；以及貫穿電極，其將層積于所述層積體的最下層的半導體晶片上的各個半導體晶片沿厚度方向貫穿、并且與所述最下層的半導體晶片的墊電極連接，其中，所述層積體的電源線和信號線的至少一者，通過所述貫穿電極，與構成所述層積體的半導體晶片共同地連接。
【專利說明】
半導體裝置及其制造方法
技術領域
[0001]本發(fā)明涉及一種半導體裝置及其制造方法。
【背景技術】
[0002]以往，存在一種產(chǎn)品，其將多片被稱為MCP(Mult1-Chip-Package:多晶片封裝)或eMMC(embedded Mult1-Media Card:嵌入式多媒體卡)的DRAM或NAND閃存等半導體晶片(chip)層積于一個封裝中，然而對于其層積數(shù)存在限制。
[0003]圖1是表示以往的半導體裝置的示意圖。如圖1所示，半導體裝置100X是將多個NAND閃存晶片1I與NAND控制器晶片1 2連接的MCP封裝。
[0004]對于NAND閃存晶片101，將其位置錯開而進行層積，使各層的晶片的接合連接用端子(墊電極)露出，用接合引線110將各晶片的該端子接合在位于最下部的封裝基板109(引線架或FBGA(Fine pitch Ball Grid Array:微間距球柵陣列)等基板)的端子上。
[0005]再者，NAND控制器晶片102的端子也用接合引線110被接合于封裝基板109上。所層積的NAND閃存晶片101與NAND控制器晶片102電氣連接，通過NAND控制器晶片102來管理其操作。此外，NAND控制器晶片102除了與NAND閃存晶片101連接的連接端子以外，還具有用于與該封裝外部的裝置連接的輸入輸出端子，該輸入輸出端子通過接合引線110而被接合于封裝基板109上，并進一步通過封裝基板109而與半導體裝置100X的接腳103連接。
[0006]〈現(xiàn)有技術文獻〉
[0007]〈專利文獻〉
[0008]專利文獻I:(日本)特開2010-278279號公報

【發(fā)明內容】

[0009]〈本發(fā)明所要解決的技術問題〉
[0010]然而，最近隨著智能手機等移動設備的發(fā)展，向移動設備搭載大容量且薄膜化的半導體存儲器變得越發(fā)重要。再者，雖然取代硬盤(HDD)而使用閃存的固態(tài)硬盤(SSD:SolidState Drive)的用途很廣泛，然而對形狀因素較小的固態(tài)硬盤(SSD)的需要仍很大。
[0011]然而，在圖1所示的如現(xiàn)有技術那樣利用引線接合來連接NAND閃存晶片101的手法中，各晶片必須用接合引線110從墊電極連接至封裝基板109的端子，為了形成接合引線110，需要一定程度的高度方向的余量、沿橫向錯開晶片的余量、以及封裝基板109的接合處的余量。
[0012]另一方面，由于引線接合的限制因而在可層積的晶片數(shù)上存在限制，難以實現(xiàn)在較小的封裝內容納多個半導體晶片(例如NAND閃存晶片)的半導體裝置(例如大容量非揮發(fā)性存儲器)。
[0013]本發(fā)明鑒于上述問題，其目的在于提供一種小型且大容量的半導體裝置等。
[0014]〈用于解決技術問題的方案〉
[0015]本半導體裝置，具有:層積體，其層積有多個半導體晶片；以及貫穿電極，其將層積于所述層積體的最下層的半導體晶片上的各個半導體晶片沿厚度方向貫穿、并且與所述最下層的半導體晶片的墊電極連接，其中，所述層積體的電源線和信號線的至少一者，通過所述貫穿電極，與構成所述層積體的半導體晶片共同地連接。
[0016]〈發(fā)明的效果〉
[0017]根據(jù)本發(fā)明，可提供一種小型且大容量的半導體裝置等。
【附圖說明】
[0018]圖1是表示以往的半導體裝置的示意圖。
[0019]圖2是表示第I實施方式的半導體裝置的概念的立體圖。
[0020]圖3A是表示在圖2的半導體裝置中未使用凸塊電極時的例子的平面圖。
[0021]圖3B是沿圖3A的A-A線的剖面圖。
[0022]圖4A是表示在圖2的半導體裝置中使用了凸塊電極時的例子的平面圖。
[0023]圖4B是沿圖4A的A-A線的剖面圖。
[0024]圖5A是表示將層積的存儲器晶片的墊電極的TSV連接于封裝的端子上時的剖面圖(其一)。
[0025]圖5B是表示將層積的存儲器晶片的墊電極的TSV連接于封裝的端子上時的剖面圖(其二 )。
[0026]圖6A是表示在圖3的半導體裝置中增加了控制器晶片時的例子的平面圖。
[0027]圖6B是沿圖6A的B-B線的剖面圖。
[0028]圖7是表示存儲器晶片與控制器晶片相互連接的樣子的示意圖。
[0029]圖8是表示在圖3的半導體裝置中增加了控制器晶片時的其他例子的剖面圖。
[0030]圖9是用于對利用地址信號來進行存儲器晶片的選擇進行說明的圖。
[0031]圖1OA是用于對設定晶片地址的方法進行說明的圖(其一)。
[0032]圖1OB是用于對設定晶片地址的方法進行說明的圖(其二)。
[0033]圖1lA是表示存儲器晶片的內部電路的一部分的框圖。
[0034]圖1lB是表示內藏于存儲器晶片內的延遲電路的框圖。
[0035]圖12是用于對搭載了延遲電路時的效果進行說明的圖。
[0036]圖13A是對用于不激活不合格晶片的配線的切斷進行說明的圖(其一)。
[0037]圖13B是對用于不激活不合格晶片的配線的切斷進行說明的圖(其二)。
[0038]圖14A是用于對第4實施方式的方法進行說明的程序流程圖(其一)。
[0039]圖14B是用于對第4實施方式的方法進行說明的程序流程圖(其二)。
[0040]圖14C是用于對第4實施方式的方法進行說明的程序流程圖(其三)。
[0041]圖14D是用于對第4實施方式的方法進行說明的程序流程圖(其四)。
[0042]圖14E是用于對第4實施方式的方法進行說明的程序流程圖(其五)。
[0043]圖14F是用于對第4實施方式的方法進行說明的程序流程圖(其六)。
[0044]圖14G是用于對第4實施方式的方法進行說明的程序流程圖(其七)。
[0045]圖14H是用于對第4實施方式的方法進行說明的程序流程圖(其八)。
[0046]圖141是用于對第4實施方式的方法進行說明的程序流程圖(其九)。
[0047]圖15A是表示晶片地址的設定方法的圖(其一)。
[0048]圖15B是表示晶片地址的設定方法的圖(其二)。
[0049]圖16是對應于圖15A的剖面圖。
[0050]圖17A是對應于圖15B的平面圖。
[0051 ]圖17B是對應于圖15B的剖面圖。
[0052]圖17C是表示將連接于電源電壓的TSV及連接于接地電壓Vss的TSV連接在封裝的端子上時的剖面圖。
[0053]圖18是表示在一個墊內制作兩個以上的TSV區(qū)域的例子的圖。
[0054]圖19A是表示在一個墊內制作兩個以上的TSV區(qū)域的步驟的例子的圖(其一)。
[0055]圖19B是表示在一個墊內制作兩個以上的TSV區(qū)域的步驟的例子的圖(其二)。
[0056]圖19C是表示在一個墊內制作兩個以上的TSV區(qū)域的步驟的例子的圖(其三)。
[0057]圖19D是表示在一個墊內制作兩個以上的TSV區(qū)域的步驟的例子的圖(其四)。
[0058]圖20A是表示將兩個層積晶片作為一個單位來進行封裝的例子的圖。
[0059]圖20B是表示將兩個層積晶片作為一個單位來進行封裝的另外例子的圖。
[0060]圖21是表示加上達到規(guī)定的存儲器容量的晶元還層積多余的晶元的例子的圖。
[0061]圖22A是用于對第8實施方式的方法進行說明的程序流程圖(其一)。
[0062]圖22B是用于對第8實施方式的方法進行說明的程序流程圖(其二)。
[0063]圖22C是用于對第8實施方式的方法進行說明的程序流程圖(其三)。
[0064]圖22D是用于對第8實施方式的方法進行說明的程序流程圖(其四)。
[0065]圖22E是用于對第8實施方式的方法進行說明的程序流程圖(其五)。
[0066]圖23A是用于對第8實施方式的變形例I的方法進行說明的程序流程圖(其一)。
[0067]圖23B是用于對第8實施方式的變形例I的方法進行說明的程序流程圖(其二)。
[0068]圖23C是用于對第8實施方式的變形例I的方法進行說明的程序流程圖(其三)。
[0069]圖23D是用于對第8實施方式的變形例I的方法進行說明的程序流程圖(其四)。
[0070]圖24是用于對第8實施方式的變形例2的方法進行說明的程序流程圖。
[0071]圖25是對將任意的墊電極與TSV電氣分離的方法進行說明的圖。
【具體實施方式】
[0072]以下，參照附圖對本發(fā)明的實施方式進行說明。在以下的各實施方式中以NAND閃存為了進行說明，但本發(fā)明并不限定于此。需要說明的是，在各附圖中，有時對相同構成部分賦予相同符號，并省略重復的說明。
[0073]層積多個NAND閃存晶片、并用硅穿孔(以下稱為TSV(Thr0ugh Silicon Via))將晶片間電氣連接。此時，各晶片的各端子(墊電極)利用各自共同的TSV而從上部晶片連接到下部晶片。通過設為共同TSV，從而使TSV程序簡化，并可實現(xiàn)低成本且高成品率的TSV連接。
[0074]此外，還考慮了為使此時所需的晶片動作的、新的晶片選擇法。由于是層積完全相同的NAND閃存晶片，因此必須對各晶片分配固有的晶片地址，以能夠選擇通過NAND控制器而進行動作的一個NAND閃存晶片。由NAND控制器輸出晶片地址信號，僅是與其一致的NAND閃存晶片變?yōu)閯幼髂Ｊ剑渌木瑸榉沁x擇或休止模式。
[0075]此外，盡管存在將NAND閃存的晶兀與晶兀層積，用TSV將各晶片的端子間(塾電極間)連接，之后進行切割將其切下的方法，然而該情形下有可能在層積晶片內包含不合格晶片。此時，也考慮用于不使不合格晶片成為其他晶片動作中的缺陷的手法。首先，在對晶元進行層積前檢查晶元內有無不合格晶片，接著不在之后的TSV連接中電氣連接不合格晶片。具體而言，提出兩個方法，一個是將要與TSV連接的不合格晶片內的配線切斷，另一個是在TSV步驟中預先于不合格晶片的墊電極與TSV之間形成絕緣膜。
[0076]〈第i實施方式〉
[0077]圖2是表示第I實施方式的半導體裝置的概念的立體圖。如圖2所示，在第I實施方式的半導體裝置100A中，在層積了多個NAND閃存晶片101(以下僅稱為存儲器晶片101)的層積體中，將各個存儲器晶片101的平面視圖上的大致重復位置上的墊電極間用各個共同的TSV201(貫穿電極)來電氣連接。用于使各個存儲器晶片101動作所需的電源線Vcc、VSS及輸入輸出信號線通過分別對應的TSV201而共同地與所層積的所有存儲器晶片101連接。
[0078]圖3A及圖3B是表示在圖2的半導體裝置100A中未使用凸塊電極(bump-less)時的例子的圖，圖3A是平面圖，圖3B是沿圖3A的A-A線的剖面圖。在圖3A及圖3B所示的半導體裝置中，在最下層的存儲器晶片1lb上，層積有多個存儲器晶片101a，由存儲器晶片1la及1 Ib構成層積體。圖3A及圖3B所示的半導體裝置具有TSV201 (貫穿電極)，TSV201 (貫穿電極)將層積于存儲器晶片1lb上的各存儲器晶片1la沿厚度方向貫穿、并且與最下層的存儲器晶片1I b的墊電極204連接。
[0079]各存儲器晶片1la的TSV201形成于各存儲器晶片1la的墊電極204上。具體而言，對于形成于各存儲器晶片1la上的TSV201的構造，在貫穿各存儲器晶片1la的孔的中央部中填入有金屬層202，絕緣膜203覆蓋金屬層202的外側，絕緣膜203使貫穿存儲器晶片1la的孔與孔中所填入的金屬層202絕緣。需要說明的是，當不需要特別區(qū)別各存儲器晶片1la彼此、或存儲器晶片1la與存儲器晶片1lb時，僅將其稱為存儲器晶片101。
[0080]在所層積的各個存儲器晶片101之間形成黏著層205(絕緣層)ο各TSV201包括各黏著層205，從所層積的最上層的存儲器晶片1la貫穿至存儲器晶片1lb的一個上面的第2層的存儲器晶片101a。并且，各存儲器晶片1la及存儲器晶片1lb的墊電極204與TSV201內的金屬層202連接。這樣一來，在圖3A及圖3B所示的半導體裝置中，上下鄰接的存儲器晶片1la的TSV201彼此直接連接。需要說明的是，若墊電極204與金屬層202電氣連接，則如圖3A所示也可以存在平面的位置的錯位。
[0081 ]圖4A及圖4B是表示在圖2的半導體裝置100A中使用了凸塊電極時的例子的圖，圖4A是平面圖，圖4B是沿圖4A的A-A線的剖面圖。在圖4A及圖4B所示的半導體裝置中，對于各TSV201的構造，在貫穿所層積的存儲器晶片1la的孔的中央部填入有金屬層202，絕緣膜203覆蓋金屬層202的外側，絕緣膜203使貫穿存儲器晶片1la的孔與金屬層202絕緣。
[0082]在所層積的各個存儲器晶片101之間形成黏著層212(絕緣層)。此外，在所層積的存儲器晶片1la的各TSV201之間、以及第2層的存儲器晶片1la的TSV201與存儲器晶片10Ib的墊電極204之間形成有微凸塊(micro-bump)213(凸塊電極)。各TSV201從所層積的最上層的存儲器晶片1la貫穿至存儲器晶片1lb的一個上面的第2層的存儲器晶片101a。各存儲器晶片1la及存儲器晶片1lb的墊電極204與TSV201內的金屬層202連接。這樣一來，在圖4A及圖4B所示的半導體裝置中，上下鄰接的存儲器晶片1la的TSV201彼此通過凸塊電極連接。需要說明的是，若墊電極204與金屬層202電氣連接，則如圖4A所示也可以存在平面的位置的錯位。
[0083]需要說明的是，層積的存儲器晶片1la可以將硅基板等的半導體基板削薄，層積較多的晶片，然而也可以將最下層的存儲器晶片1lb增厚作為封裝的構造材料。層積的存儲器晶片1la的厚度例如可以為2μπι?ΙΟΟμ??左右，較佳為3μπι?ΙΟμ??左右。這是由于若減小基板體積，則TSV加工時間被大幅縮短，由于薄化從而外觀比緩和、填入性及覆蓋性改善。存儲器晶片1lb也可比存儲器晶片1la更厚。
[0084]用于使存儲器晶片101動作所需要的電源線(VCC、VSS)及輸入輸出信號線，通過各自對應的TSV201，共同地與構成層積體的所有存儲器晶片101連接。并且，從最上層的存儲器晶片1la將電源線和輸入輸出信號線取出至封裝的外部連接端子(接腳)。由此，通過對電源線給與所需的電位、對信號線給與所需的信號，從而可選擇所層積的存儲器晶片內的任意一個存儲器晶片并使其動作。
[0085]需要說明的是，在本實施方式中，通過TSV201將電源線及輸入輸出信號線共同地連接于構成層積體的所有存儲器晶片101，然而也可通過TSV201僅將電源線及輸入輸出信號線的任意一者共同地連接于構成層積體的所有存儲器晶片101。
[0086]圖5A及圖5B是表示將層積的存儲器晶片的墊電極的TSV連接于封裝的端子上時的剖面圖。圖5A及圖5B相當于未使用凸塊(bump-less)的情形，然而使用凸塊的情形也同樣。存儲器晶片101具有電源(Vcc、VSS)接腳、I/O接腳、以及關于各種動作模式的輸入輸入信號接腳(CE、WE、WP、R/B等)。在這些墊電極204的部分上設置TSV201并將存儲器晶片101彼此共同地連接，并使其伸出至封裝的外部連接端子302。
[0087]如圖5A所示，也可將最上層的存儲器晶片1I的墊電極204的TSV201連接于封裝的外部連接端子302，如圖5B所示，也可從最下層的存儲器晶片101連接至封裝的外部連接端子302。需要說明的是，在圖5A及圖5B中，盡管描繪為用于連接存儲器晶片101的墊電極204的TSV201的金屬材料與封裝的外部連接端子302的封裝基板301內的連接配線303原封不動地向上或下延伸，然而也可以具有在封裝基板301內橫向鋪設的配線部。
[0088]與構成層積體的半導體晶片種類不同的半導體晶片被封入與層積體相同的封裝內，構成層積體的半導體晶片的至少一部分的信號線與種類不同的半導體晶片的信號線連接。圖6A及圖6B是表示在圖3的半導體裝置中增加了 NAND控制器晶片(與存儲器晶片種類不同的半導體晶片)時的例子的圖，圖6A是圖6B的面P的平面圖，圖6B是沿圖6A的B-B線的剖面圖。圖7是表示圖6A及圖6B的存儲器晶片101與NAND控制器晶片102相互連接的樣子的示意圖。
[0089]如圖6A及圖6B所示，當層積存儲器晶片101并密封封裝時，較佳為也將控制存儲器晶片101的NAND控制器晶片102(以下僅稱為控制器晶片102)封入同一封裝內。
[0090]此時，可以使最上層的存儲器晶片1la的墊電極204與控制器晶片102的墊電極204c電氣連接，并通過連接配線303，使其作為控制器晶片102的外部連接端子302伸出。當然，控制器晶片102可以是最下層，然而通常由于控制器晶片102比存儲器晶片101更小因此較佳為設為最上層。當控制器晶片102比存儲器晶片101更小時，也可以在控制器晶片102的周邊部形成絕緣層309。
[0091]封裝的外部連接端子302從控制器晶片102被伸出，控制器晶片102的被連接至存儲器晶片101的端子通過TSV201與存儲器晶片101的墊電極204連接。圖6A表示出控制器晶片102的上表面(在第6B圖中形成電路的面P)，B-B線經(jīng)過連接于存儲器晶片101的墊電極204c和連接于封裝端子的墊電極204c兩者。圖6A及圖6B中的控制器晶片102為了簡化，連接于存儲器晶片101的墊電極的布置設為與存儲器晶片101的墊電極相同，然而當不同時，也可在其間插入接口晶片。
[0092]此外，也可為圖8樣的構造。在圖8所示的半導體裝置100B中，通過黏著層205將控制器晶片102層積于最上層的存儲器晶片101上。并且，控制器晶片102的存儲器晶片的要連接于存儲器晶片101的信號端子305通過接合引線110與最上層的存儲器晶片101的墊電極304連接。
[0093]此外，控制器晶片102的要連接于外部連接端子的信號端子306通過接合引線110與封裝基板301的接合用的墊電極307連接。墊電極307通過連接配線303與半導體裝置100B的接腳103連接。
[0094]這樣一來，根據(jù)本實施方式，在層積有多個存儲器晶片的層積體中，存儲器晶片彼此通過TSV而連接，由于不使用作為以往技術的引線接合，因此與以往相比，可實現(xiàn)大幅變薄且較小封裝的大容量的半導體存儲裝置。
[0095]此外，具有將層積有多個存儲器晶片的層積體的最先層存儲器晶片上所層積的各個存儲器晶片沿厚度方向貫穿并與最下層的存儲器晶片的墊電極連接的TSV，層積體的電源線及信號線的至少一者通過TSV而共同地與構成層積體的所有存儲器晶片連接。因此，TSV工序變得簡單，可實現(xiàn)低成本且高成品率的TSV連接。
[0096]再者，作為與構成層積體的存儲器晶片種類不同的半導體晶片的控制器晶片也可組裝入與層積體相同的封裝內。然而，控制器晶片的組裝不限定于TSV技術，也可由引線接合法來進行。
[0097]〈第2實施方式〉
[0098]在第2實施方式中，對在層積有多個存儲器晶片、并通過共同TSV將各存儲器晶片連接的半導體存儲裝置中，選擇一個存儲器晶片并進行寫入、刪除、讀出的方法進行說明。
[0099]為了選擇一個存儲器晶片，需對各個存儲器晶片設定分別不同的地址。如圖9所示，若提供由控制器晶片102所要選擇的存儲器晶片101的地址信號331，則具有同一地址的存儲器晶片101(在圖9中由S表示)變?yōu)閯幼鳡顟B(tài)，地址不同的其他存儲器晶片101為休止或閑置狀態(tài)。
[0100]NAND閃存的情況下，晶片內部的存儲器地址由I/O端子輸入，通常僅輸入存儲器晶片內部的存儲器單元個數(shù)的地址。然而，在使用多個存儲器晶片的前提下，也可以為可同樣由向I/O端子的輸入來設定用于選擇作為上位的存儲器晶片的晶片地址的設計，此時即便不使用此處所述的例子也可選擇一個存儲器晶片。然而，該上位地址設定需預先用晶元測試(WT)來設定(內部熔線(fuse)存儲器寫入等)，存在管理上辛苦、或者下述電源接通時的電源大電流峰值的問題。
[0101]因此，在本實施方式中，對各存儲器晶片101設定晶片地址，該晶片地址表示各半導體晶片被層積于層積體的第幾層。需要說明的是，在層積存儲器晶片101之前，對各存儲器晶片101設定地址。具體的方法如下所述。
[0102]如圖1OA所示，存儲器晶片101具有晶片地址接腳AINj(j表示0、1、2等整數(shù)，具有晶片地址所需的個數(shù)以上。例如如果為8晶片則至少為0、1、2)，此外，在同一存儲器晶片內設置預定的多個電位比較電路333。各電位比較電路333與一個晶片選擇電路334連接。
[0103]電位比較電路333是判別晶片地址與通過該TSV所輸入的信號是否一致的電路，具有2個輸入端子。電位比較電路333的一個輸入端子與晶片地址接腳AINj連接，電位比較電路333的另一個輸入端子與2個配線(具有高電平的電位的配線VH、具有低電平的電位的配線VL)連接。需要說明的是，CAj表示電位比較電路333的另一個輸入端子的電位。
[0104]并且，如圖10B(a)所示，將兩個配線VH、VL的一者切斷，僅使具有高電平或低電平的配線(VH、VL)的任意一個的電位CAj的一個配線與電位比較電路333的另一個輸入端子連接。在各配線上例如可預先設置熔線元件(fuse unit)，根據(jù)需要將其切斷。需要說明的是，第10B(b)所示的電位比較電路333是Ex-OR(邏輯異或:Exclusive OR)電路。
[0105]通過切斷高電平(VH、例如Vcc)或低電平(VL、例如Vss)的電位線的任意一個，來設定預定的存儲器晶片101的晶片地址。若將該構造準備例如3組，則可實現(xiàn)3比特的組合，可選擇共計8個晶片。該切斷的組合在所層積的存儲器晶片之間各自不同，設為沒有相同者。需要說明的是，晶片地址AINj是與圖9的地址信號331連接的地址。
[0106]如圖10B(b)所示，在電位比較電路333中，將從控制器晶片102所輸出的晶片地址信號AINnU也表示與上述j同樣的整數(shù))與上述高電平或低電平的配線(VH及VL)的任意一個的電位CAn進行比較，若兩者均為高電平或低電平則從輸出端子MAn輸出低電平的信號(low)。此外，若兩者位不同的電平則從輸出端子MAn輸出高電平電位的信號(high)。
[0107]如圖lOB(c)所示，來自各電位比較電路333的輸出線MAm(m也表示與j、n同樣的整數(shù))為向晶片選擇電路334的輸入，在晶片選擇電路334中若所有輸入線MAm的電位為低電平，則從輸出端子AMatch輸出高電平電位的信號(high)，識別為本存儲器晶片101被選擇。換言之，當來自控制晶片102的晶片地址信號AIN與存儲器晶片101的高電平/低電平電位配線的切斷組合CA—致，則選擇該存儲器晶片101。
[0108]需要說明的是，電位比較電路333的輸出信號的高電平/低電平也可以相反。隨著該相反，在晶片選擇電路334中所有輸入線為高電平時從輸出端子AMatch輸出低電平的信號(low)，可識別為選擇了本存儲器晶片101。
[0109]此外，可以將此高電平/低電平電位配線的切斷的組合CAj輸入至電路開啟重設電路的延遲電路，使各存儲器晶片的電源接通的時間時點一點一點地推移(shift)，可降低電源接通時的電源電流的峰值。由于這對層積多個半導體存儲器晶片非常重要，因此可降低由于大電流所引起的噪音或由于電源電壓下降和接地電壓上升而引起的誤操作的可能性。
[0110]以下表示出具體例子。圖1lA是表示存儲器晶片的內部電路的一部分的框圖。首先，如圖1lA所示，在存儲器晶片101內通常設有用于檢測電源Vcc的電壓的電源接通檢測電路342和用于接受其檢測信號并進行存儲器晶片101的初始設定操作的初始設定操作電路344，在其間插入CAj的個數(shù)個(或只有上位的幾個)由圖10A等所說明的形成于晶片內部的晶片地址信號CAj所控制的延遲電路343。
[0111]圖1lB是表示內藏于存儲器晶片內的延遲電路的框圖。延遲器353可利用由CAj信號所控制的由MOS電晶體構成的切換電路352來在延遲器353的IN和OUT短路延遲不起作用的情形、與未短路延遲起作用的情形之間進行切換。
[0112]換言之，CAO?2例如為[0V，0V，0V]時無延遲，為[Vcc，Vcc，Vcc]時3個延遲起作用。[0￥，￥(^，0￥]或[0￥，0￥，￥(^]時1個延遲起作用，[￥(^，￥(^，0￥]或[0￥，￥(^，￥(^]時2個延遲起作用。需要說明的是，351是反向器，使信號CAj的電壓電平反轉，352是所形成的將P溝道及N溝道的MOS電晶體并聯(lián)的切換電路。354是緩沖電路。
[0113]圖12是用于對搭載了延遲電路時的效果進行說明的圖，以層積了8層的存儲器晶片101為例進行說明。在圖12(a)及圖12(b)中，最上方的圖表示電源Vcc的上升(電源接通)，第二張圖表示第一層的存儲器晶片101的電源電流Icc，第三張圖表示第二層的存儲器晶片101的電源電流Icc，第四張圖表示第八層的存儲器晶片101的電源電流Icc，第五張(最下方)圖表示總(8個存儲器晶片101)的電源電流Icc。需要說明的是，省略了第三層?第七層的存儲器晶片101的電源電流Icc的表示。
[0114]圖12(a)是以往的未搭載延遲電路時的例子，從電源Vcc超過電源接通的檢測電壓的時間點開始，所有的存儲器晶片101開始動作，電源電壓Icc的峰值為一個存儲器晶片的情況的大約8倍。
[0115]圖12(b)是圖1lA及圖1lB所示的搭載了延遲電路時的例子，對于各存儲器晶片，由于從電源Vcc超過電源接通的檢測電壓的時間點開始，延遲不起作用的最初的一個、一個延遲(在圖12中未示出)起作用的三個存儲器晶片、兩個延遲(圖12的Delay-2)起作用的三個存儲器晶片、以及三個延遲起作用的一個存儲器晶片(圖12的Delay-8)依次開始初始設定動作，因此電源電流I cc的峰值為以往的大約一半。
[0116]在圖1lA及圖1lB的電路中一度三個晶片開始動作，然而只要對信號CAj進行解碼，預備8個延遲電路并一個一個地進行控制，也可利用8級的延遲來使所有的存儲器晶片在不同的時間點進行動作，從而可消除同時進行動作的存儲器晶片。其結果是，可使電源電流I cc的峰值為傳統(tǒng)的大約I /8。
[0117]綜上所述，根據(jù)第2實施方式，由于可在層積時設定對何階層的存儲器晶片進行存取，因此可避開晶元測試(WT)以后的麻煩的管理。此外，通過在電源電壓的電源接通檢測電路與初始設定操作電路之間設置多個延遲電路，并且晶片地址控制延遲電路、并具有對應于晶片地址的延遲，從而可從電源接通檢測起到初始設定操作為止設定預定的延遲時間，因此也可防止電源接通時的大電源電流峰值的問題。再者，由于可使進行存取的存儲器晶片以外的晶片為待機模式，因此還可降低整體的消耗電力。
[0118]〈第3實施方式〉
[0119]如上來層積存儲器晶片時，較佳為各存儲器晶片以晶元單位被層積、TSV以晶元單位被形成并被連接后被切割(被分割)、被封入封裝，或者以晶元單位被層積、在被層積的狀態(tài)下TSV—次性地被形成并被連接后被切割(被分割)并被封入封裝，或者以晶元單位被層積、TSV以晶元單位被形成并被連接、以晶元單位被封入封裝后被切割(被分割)。
[0120]然而，當以晶元單位來層積各存儲器晶片、之后切下(切割為晶片單位)時，在層積的存儲器晶片之中有可能包含不合格品(以下將其稱為不合格晶片)。例如，當接腳之間的漏電流較多時，也會影響到其他存儲器晶片的動作，最壞時會無法進行動作。
[0121]因此，在對晶元進行層積之前，針對該晶元內的各個該半導體晶片進行合格品或不合格品的電氣檢測及判定，具有使被判定為不合格品的存儲器晶片的墊電極與連接該墊電極的內部配線之間電氣絕緣的絕緣構造為佳。
[0122]具體而言，在對存儲器晶片的晶元進行層積之前對該晶元上的各存儲器晶片的直流的(DC)漏電流進行監(jiān)視。并且，若流動規(guī)定值以上的電流，則如圖13A及圖13B所示，為了不激活不合格晶片，切斷與電流有關的配線401乃至所有要與TSV連接的配線。本實施方式表示出將配線作為熔線切斷的方法。之后包括不合格晶片，對存儲器晶片的晶元進行層積。
[0123]需要說明的是，圖13A是平面圖，圖13B是沿圖13A的C-C線的剖面圖，圖13B(a)表示出切斷配線401前的樣子，圖13B(b)用虛線示意地表示出將配線401切斷后的樣子。此外，402是絕緣膜。
[0124]根據(jù)第3實施方式，通過在各存儲器晶片的墊電極與內部配線之間設有可切斷的熔線，從而可從所層積的存儲器晶片中選出漏電流較多的存儲器晶片并將其電氣地排除，因此可防止由漏電流所導致的誤操作或消耗電流的增加。
[0125]〈第4實施方式〉
[0126]如第3實施方式所述，需要將被判斷為不合格的存儲器晶片(不良晶片)與共同的TSV電氣絕緣。本實施方式表示出，為了使不合格晶片與TSV電氣絕緣，而在所選擇的墊電極(不良晶片的墊電極)與貫穿所選擇的墊電極(不良晶片的墊電極)的TSV之間設置絕緣構造的例子。圖14A?圖141是用于對第4實施方式的方法進行說明的程序流程圖。
[0127]首先，如圖14A(a)所示，準備具有適于利用晶元層積(waferon wafer)技術來層積的存儲器晶片的多個晶元500。接著，針對各晶元500，首先進行電氣測試(晶元測試)，如圖14A(a)所示，以存儲器晶片單位進行合格不合格的判定(0K表示合格晶片，NG表示不合格晶片)。對于不合格晶片(NG)，加入不合格信息，并存儲于晶元內的位置信息。需要說明的是，本工序以晶元單位進行，然而為方便說明，在以下附圖中僅表示出一個合格品的存儲器晶片和一個不合格品的存儲器晶片(不合格晶片)。
[0128]接著，如圖14A(b)所示，根據(jù)不合格晶片(NG)的位置信息，在要形成及連接TSV的不合格晶片(NG)的所有墊電極開口部204W上選擇地形成絕緣膜502。需要說明的是，如圖14A(c)所示，在合格晶片(OK)的墊電極開口部204W上不形成絕緣膜502。作為選擇地形成絕緣膜502的方法的一個例子，可舉出利用噴墨印刷將旋涂式玻璃(SOG = Spin-On-Glasst3WT稱為SOG)涂布在連接有不良晶片(NG)的TSV的墊電極上的方法。
[0129]具體而言，如圖14B所示，在硅基板505上形成有覆蓋墊電極204P的聚酰亞胺等絕緣層503及504(鈍化膜)的最下層晶元上，形成貫穿絕緣膜503及504并使墊電極204P的表面露出的多個貫穿孔(開口部)。接著，對于圖14B(a)所示的不合格晶片(NG)，在包括開口部內的預定區(qū)域上涂布作為絕緣膜502的、為絕緣物質的S0G。
[0130]通過利用噴墨印刷，使得SOG不會被涂布到為進行絕緣而要涂布區(qū)域以外的部分。因此，不需要用于形成SOG圖案的掩膜(mask)，不需要對于形成圖案所需的掩膜的制作或光微影蝕刻(photolitho-etching)的工序，可消減制造成本。在SOG涂布之后，通過以預定的溫度進行固化(cure)，從而可將確保充分絕緣性的絕緣膜502形成在與不合格晶片的TSV連接的墊電極204P上。需要說明的是，對于圖14B(b)所示的合格晶片(OK)，不形成絕緣膜502。
[0131]接著，如圖14C所示，在要層積的晶元中，針對在最下層所使用的晶元，向形成有TSV的墊電極204P上進行選擇的形成金屬層506。具體而言，例如用濺射等生成例如Ti/TiN等保護金屬(barrier metaI)(未示出)，利用無電鍍法等在保護金屬上形成由Cu等構成的金屬層506以使上述開口部被大致充分填入。之后通過利用CMP(ChemicaI MechanicalPolishing:化學機械拋光)等將金屬層506的從晶元表面突出的突出部分從晶元表面削掉而完成圖14C的構造。
[0132]然而，在圖14C(a)所示的不合格晶片(NG)的墊電極204P上存在通過噴墨印刷等而形成的絕緣膜502。因此，在不合格晶片(NG)上，在墊電極204P上通過絕緣膜502而形成金屬層506。換言之，在不合格晶片(NG)上，墊電極204P與金屬層506未導通。另一方面，在圖14C(b)所示的合格晶片(OK)上，由于不存在絕緣膜502，因此墊電極204P與金屬層506接觸并導通。
[0133]接著，如圖14D所示，前進至晶元的層積步驟。將由玻璃等進行增強并切削為預定厚度的第二層的晶元通過黏著層205層積到最下層的晶元上。并且，在第二層的晶元上，形成多個貫穿孔(第一貫穿孔)，該貫穿孔貫穿絕緣層503及504、并且使墊電極204P的表面露出。圖14D(a)表示在第一層的不合格晶片(NG)上層積合格晶片(OK)的情形，圖14D(b)表示在第一層的合格晶片(OK)上層積不合格晶片(NG)的情形。與第一層相同，對于不合格晶片(NG)，在貫穿孔(第一貫穿孔)內露出的墊電極204P上形成絕緣膜502。
[0134]接著，如圖14E所示，在整個面上涂布光阻劑510，使用掩膜利用光微影蝕刻(photol ithography)技術，將要形成TSV的區(qū)域的抗蝕劑除去。之后，如圖14F所示，通過將光阻劑510作為掩膜，用等離子對絕緣膜502、墊電極204P、絕緣層504、硅基板505、晶元間的黏著層205進行蝕刻，并在第一層的晶元的金屬層506停止蝕刻，從而形成TSV的孔(第二貫穿孔)。換言之，在第二層的晶元上，于各貫穿孔(第一貫穿孔)內，形成沿厚度方向貫穿第二層的晶元、并使在最下層的晶元上所形成的金屬層506的表面露出的貫穿孔(第二貫穿孔)。
[0135]此時，在合格晶片(OK)上于最初的絕緣膜502的蝕刻步驟中為過剩的蝕刻(由于不存在絕緣膜502)，然而對絕緣膜502的蝕刻與墊電極204P的蝕刻充分確保選擇比。因此，由于墊電極204P幾乎不被蝕刻，因此對于合格晶片(OK)也可不會出現(xiàn)問題地形成TSV的孔洞。
[0136]之后，如圖14G所示，例如通過低溫的等離子CVD來形成用于使TSV的孔洞(第一貫穿孔及第二貫穿孔)的側壁等電氣絕緣的氧化膜等絕緣膜203(第二絕緣膜)。
[0137]再者，如圖14H所示，通過例如使用各向異性較強的RIE而對絕緣膜進行蝕刻，從而蝕刻TSV的孔洞底部的絕緣膜203，在側壁上留下絕緣膜203。此時，如圖14H(a)所示，在第二層的晶元上在合格晶片(OK)上與TSV連接的部分的絕緣膜203被蝕刻，墊電極204P的表面露出。另一方面，如圖14H(b)所示，在不合格晶片(NG)上墊電極204P的表面被絕緣膜502覆蓋，未露出到外部。這樣一來，在第二層的晶元上，僅在TSV的孔洞的側壁(第一貫穿孔的側壁及第二貫穿孔的側壁)上形成絕緣膜203(第二絕緣膜)。
[0138]接著，如圖141所示，為了完成TSV而形成Ti/TiN等保護金屬(未示出)，利用無電鍍等用Cu等金屬層202來填充TSV。再有，使用通常的CMP技術，將TSV與晶片的墊電極204P連接的部分以外的金屬層202除去。由此，在第二層的晶元上，在TSV的孔洞內(第一貫穿孔內及第二貫穿孔內)形成與形成于最下層的晶元上的金屬層506電氣連接、且構成TSV的一部分的金屬層202(第二金屬層)，第二層的晶元的層積完成。
[0139]此時，在合格晶片(OK)上，晶片的墊電極204P與TSV的金屬層202電氣連接，由于不合格晶片(NG)的墊電極204P被絕緣膜502覆蓋，因此不合格晶片(NG)與TSV的金屬層202電氣絕緣。
[0140]通過對第三層以后的晶元層積重復同樣的步驟來依次層積，從而形成層積有選擇性地與TSV絕緣的不合格晶片(NG)的多個的晶元的半導體存儲裝置(NAND閃存設備)。
[0141]根據(jù)第4實施方式，可將所層積的存儲器晶片中的被判定為不合格的晶片(不合格晶片)選擇性地電氣地排除。再者，由于如第3實施方式一樣無需熔線切斷的步驟，在選擇性地形成絕緣膜中使用噴墨印刷技術，因此可大幅降低制造成本。
[0142]〈第5實施方式〉
[0143]第4實施方式還可應用于第2實施方式所示的、選擇何層的存儲器晶片的晶片地址的指定方法或表示何層的記號的寫入。在第2實施方式中，如圖9、圖1OA及圖1OB所示，采用檢查在所層積的晶片內部保存的晶片地址與由控制器晶片所輸出的地址的一致來判定所選擇的存儲器晶片的方式，其是與DRAM或SRAM等具有地址接腳者類似的方法。
[0144]然而，一般來說NAND閃存不具有地址接腳、而該晶片內的存儲器單元的地址是作為輸入數(shù)據(jù)而從輸入輸出接腳被輸入，因此采用將晶片地址擴大而分配給該輸入數(shù)據(jù)的上位比特的方式為佳。此時，作為NAND閃存的晶片地址的設定方法，可使用通過引線接合使電源電壓Vcc或接地電壓Vss連接于為此準備的若干輸入墊并設定的方法。需要說明的是，圖10B(b)中的地址輸入AINn可通過晶片內部電路而從該輸入數(shù)據(jù)提供。
[OH5]圖15A及圖15B表示出代表性的利用接合選擇(bonding opt1n)來進行的晶片地址的設定方法。圖15A中輸入電路中附帶上拉(pull-up)電路423，通過接合引線僅將要連接的墊電極204P連接于墊411 (接地電壓Vss) ο需要說明的是，421是上拉用電晶體，422是緩沖電路。
[0146]相對于此，如圖15B所示，當輸入電路424不具有上拉(pull-up)電路(或下拉(pull-down)電路)，需要高電平或低電平的兩種墊411。通過接合引線使各墊電極204P與高電平或低電平的任意一者連接。作為圖15B的類似的例子，還存在將晶片選項(Select)CE分成兩個信號晶片選項I(CEl)和晶片選項2(CE2)來進行接合選擇的例子。
[0147]〈第5實施方式-1〉
[0148]—般來說，當層積的存儲器晶片數(shù)為N時，準備X(N = 2x)比特的晶片地址(或記號)電路。如圖15A所示，當在存儲器晶片內的晶片地址設定用的輸入墊204P內具有上拉電路(或下拉電路)423時，通過使TSV僅連接于要連接預定電壓(接地電壓Vss或電源電壓Vcc)的墊電極，并使TSV與其他的墊電極絕緣，從而可廢除如圖15A所示的墊411與墊電極之間的利用接合的連接。
[0149]具體而言，針對各墊電極準備一條TSV，使用第4實施方式的“連接、絕緣于TSV”方法即可。此實施方式的剖面圖如圖16所示。由于圖15A是上拉電路因此圖16的TSV是接地電壓 Vss0
[0150]在圖16中，在第一層的存儲器晶片(I)中，對應于Bit-O的墊電極204P由于被絕緣膜502覆蓋因此為Bit-O= ‘ I ’，對應于Bit-1及Bit-2的墊電極204P由于未被絕緣膜覆蓋因此與接地電壓Vss的TSV連接、為Bit-l=Bit-2=‘0’。同樣，在第二層的存儲器晶片(2)中，為Bit-O=‘I’，Bit-1 =‘0’，Bit-2=‘I’。此外，在第三層的存儲器晶片(3)中，為Bit-O =‘O，，Bit-l = ‘l’，Bit-2=‘0，。
[0151]這樣一來，在各存儲器晶片中，設置用于設定晶片地址的墊電極、輸入部的上拉(pull-up)電路或下拉(pull-down)電路、以及貫穿用于設定晶片地址的墊電極且連接于預定電壓(接地電壓Vss或電源電壓Vcc)的TSV。并且，通過將第4實施方式的用于使墊電極與TSV電氣絕緣的構造選擇性地適用于用于設定晶片地址的墊電極，從而可設定任意的晶片地址。
[0152]〈第5實施方式-2〉
[0153]如圖15B所示當是不具有上拉電路(或下拉電路)的輸入電路424時，必須將電源電壓Vcc或接地電壓Vss電平的墊411分別連接于存儲器晶片101內的晶片地址設定用輸入墊204P。為此對于各墊需要兩根TSV、電源電壓Vcc和接地電壓Vss。通過在要連接預定電壓(接地電壓Vss或電源電壓Vcc)的墊電極上連接任意一個TSV、并使其絕緣于另一個TSV，從而可廢除圖15B所示的墊411與墊電極之間的利用接合的連接。具體方法如下所示。
[0154]圖17A是示意地表示出將通常大小的兩個墊電極204P鄰接地設置、并連接于共同的配線的樣子的圖。如圖17A所示，對于晶片地址I比特的輸入，形成將鄰接地設置的兩個墊電極204P的一個貫穿的TSV201a和將另一個貫穿的TSV201b。需要說明的是，圖17A的Bit-O(CAO)(CAl)、及Bit-2(CA2)連接于電位比較電路333(參見圖1OA及圖10B)的輸入CAj0
[0155]圖17B是圖17A的沿D-D線的剖面圖，如圖17B所示，對于各個晶元、各個晶片，通過在形成有與鄰接的墊電極204P上的電源電壓Vcc連接的TSV201a的開口部、或形成有與接地電壓Vss連接的TSV201b的開口部任意一者內，利用噴墨印刷來選擇性地涂布SOG而形成絕緣膜502，使其成為絕緣構造，從而可選擇各比特信號CAj的電位。與TSV201a或201b選擇性地連接的Bit-O(CAO)(CAl)、及Bit-2(CA2)連接于電位比較電路333(參見圖1OA及圖1OB)的輸入CAj。
[0156]例如，考慮比特O的晶片地址CAO變成第一層為“O”、第二層為“O”、第三層為“I”的情況。此時，如圖17B所示在第一層的存儲器晶片(I)及第二層的存儲器晶片(2)中，可在形成有與電源電壓Vcc連接的TSV201a的開口部內形成絕緣膜502，在第三層的存儲器晶片(3)中，可在形成有與接地電壓Vss連接的TSV201b的開口部內形成絕緣膜502。
[0157]此外，如圖17C所示，與墊電極204P連接的TSV201a及201b通過封裝基板301內的連接配線303a及303b，可連接于外部連接端子302。需要說明的是，在圖17C中，省略了圖17B等所示的絕緣膜203、502的表示。
[0158]由于此步驟與第4實施方式的針對不合格晶片的步驟同等，因此當在第4實施方式中在與不合格晶片的TSV連接的墊電極上涂布SOG時，僅于此晶片地址或記號比特的墊電極所需的部分上同時涂布SOG即可實現(xiàn)。由此，可識別何層的晶片要對應于整個存儲器區(qū)域的何地址。
[0159]這樣一來，通過在各存儲器晶片上設置由連接于第一電壓(電源電壓Vcc)的TSV201a所貫穿的第一墊電極、以及由連接于第二電壓(接地電壓Vss)的TSV201b所貫穿第二墊電極并將其連接于共同的配線，并且將第4實施方式的用于使墊電極與TSV電氣絕緣的構造選擇性地適用于第一墊電極或第二墊電極，從而可設定任意的晶片地址。
[0160]作為類似的例子，也可將第一墊電極及第二墊電極分別連接于另外的外部信號線。例如，可舉出第一墊電極及第二墊電極為晶片選擇信號的輸入墊，外部信號線為兩個晶片選擇信號線(晶片選項(selectH、晶片選項2)的例子。當然，如果設置三個以上的墊電極，則可對應三個以上的選擇信號線(晶片選項1、晶片選線2、…)。
[0161]〈第5實施方式-3〉
[0162]在根據(jù)上述圖17A及圖17B的方法中，由于針對一個Bit需要通常的墊電極的兩份以上的區(qū)域，因此需要修改現(xiàn)在的存儲器晶片而不佳。由于可將墊電極204P設為80?100μm、將TSV201的孔設為ΙΟμπι以下，因此如圖18所示可在通常的一份墊電極內制作兩個以上的TSV區(qū)域。功能與圖17A及圖17B相同。圖18(a)是3比特份的墊電極的平面圖，圖18(b)是I個墊電極的放大圖，圖18(c)是沿圖18(b)的E-E線的剖面圖。
[0163]需要說明的是，在圖18(b)中，表示出將墊開口部分成4個的情形，然而也可將其分成2個。此外，將不使用的2個區(qū)域表示為可從上面看到墊電極204P，然而進行用金屬層或絕緣層將其填充的處理為佳。
[0164]這樣一來，可用在通常一份的墊電極上形成的絕緣層來將墊電極分離為多個區(qū)域，并設置將墊電極的各區(qū)域貫穿的TSV。需要說明的是，對于在墊電極上形成的絕緣層，第一層的晶元的情況是在第二層的晶元的層積前形成，第二層以后的晶元的情況是在該晶元剛層積后形成。
[0165]圖19A?圖19D表示出該制作步驟。如圖19A(a)所示，在硅基板505上形成有覆蓋墊電極204P的聚酰亞胺等絕緣層504(鈍化膜)的最下層晶元上，形成貫穿絕緣膜504并使墊電極204P的表面露出的多個墊電極開口部204W(貫通孔)。需要說明的是，本實施方式的情況不需要絕緣膜503，其并不存在工序上的問題。另外，由于盡管沒有絕緣層503然而具有絕緣層504，因此可以沒有電氣測試WT的問題。在此狀態(tài)下，如圖19A(b)所示，涂布SOG膜或聚酰亞胺膜并使其平坦化，形成絕緣層523。
[0166]接著，如圖19B(a)所示，使用光阻劑和掩膜，將墊電極開口部204W內的絕緣部523的一部分除去，在墊電極開口部204W的中央部形成TSV的金屬層202的隔壁。之后，如圖19B
(b)?圖19D(c)所示，與第4實施方式的圖14B(a)?圖141(b)所示的步驟相同。
[0167]這樣一來，通過在各存儲器晶片的一個墊電極(通常大小)上，設置與第一電壓(電源電壓Vcc)連接的TSV201a貫穿的第一區(qū)域、以及與第二電壓(接地電壓Vss)連接的TSV201b貫穿的第二區(qū)域，并將第4實施方式的用于使墊電極與TSV電氣絕緣的構造選擇性地適用于貫穿第一區(qū)域的TSV201a或貫穿第二區(qū)域的TSV201b，從而可設定任意的晶片地址。
[0168]〈第5實施方式-4〉
[0169]在第5實施方式-2及第5實施方式-3中，表示出在一個輸入電路上連接2根TSV的一個的例子，然而顯然TSV的根數(shù)不限定于2根。特別是在第5實施方式-3中，由圖18(b)可知可以為至少4根TSV。并且，如果從控制器晶片發(fā)出4個(例如CEO，CEl，CE2，CE3)晶片選擇信號，并使其分別對應于上述4根TSV，將其使用于存儲器晶片的晶片選擇信號，則可層積更多的晶片。在此，所謂的晶片選擇信號是指所說的不限于NAND閃存的存儲器設備所具有的晶片選選擇(CS:chip select)或晶片啟動(CE:chip enable)、用于選擇該存儲器晶片并進行操作的輸入信號。
[0170]這樣一來，根據(jù)第5實施方式，由于可將表示所層積的存儲器晶片位于何層的晶片地址或記號與第4實施方式的針對不合格晶片的步驟共有化，因此可帶來制造成本降低。
[0171]〈第6實施方式〉
[0172]當如上所述利用晶元層積(waferon wafer)以晶元狀態(tài)來進行層積時，需要以晶元進行層積最后將所層積的晶片切下(切割)作為產(chǎn)品存儲器晶片出庫。以往按照每I個晶片進行切割和封裝封入，然而在本實施方式中，以所層積的單位上的2個晶片或4個晶片的一組單位來進行切割，以具有多個存儲器晶片的層積體的方式來進行封裝。由此，與以往的利用I個晶片單位的封裝的裝配相比，可更高密度化。
[0173]圖20A中表示出為了將兩個層積晶片作為一個單位來進行封裝、將同一信號線在封裝基板301內接線而實現(xiàn)與兩倍的層積化晶片同等狀態(tài)的樣子。圖20A(a)是平面圖，圖20A(b)是剖面圖?？蓛H使晶片選擇信號CE如CEl、CE2那樣獨立、或使數(shù)據(jù)輸入輸出端子I/O獨立而作為2倍的數(shù)據(jù)寬度來使用。需要說明的是，代替在封裝基板301內的接線，也可使用印刷基板的配線。
[0174]圖20B中表示出為了將兩個層積晶片作為一個單位來進行封裝，將同一信號線在封裝基板301內接線而實現(xiàn)與兩倍的層積化晶片同等狀態(tài)的樣子(圖20A之外別的例子)。圖20B(a)是平面圖，圖20B(b)是剖面圖。可僅使晶片選擇信號CE如CEl、CE2那樣獨立、或使數(shù)據(jù)輸入輸出端子I/O獨立而作為2倍的數(shù)據(jù)寬度來使用。需要說明的是，代替在封裝基板301內的接線，也可使用印刷基板的配線。作為與圖20A的差異，通過使封裝基板301內的配線為單層，從而由圖20B(a)所示的平面圖可知，與圖20A的配線的繞法不同。
[0175]在此，如上所述對以晶元來層積時的封裝封入進行說明。如圖5A及圖5B、圖6A及圖6B所示，在晶元層積后進一步對封裝基板301進行裝配(層積)為佳，之后，顯然將層積晶片切割作為個體使其成為制品晶片是最低成本的方法、且較佳。然而，當然也可在以晶元層積后，對于圖5A及圖5B、圖6A及圖6B所示的層積體先進行切割，之后如圖8所示進行封裝封入。根據(jù)第6實施方式，可實現(xiàn)更簡單、更高密度的裝配。
[0176]〈第7實施方式〉
[0177]如第3及第6實施方式所述，當將晶元與晶元層積，之后進行切割時，在所層積的存儲器晶片之中有可能包含不合格晶片。由此有可能結果上變得比所希望的存儲器容量少。因此，如圖21所示，加上達到規(guī)定的存儲器容量的Wa片的晶元，還層積Wb片的少量多余的晶元。這樣一來，即使存在不合格晶片，仍可防止整個存儲器容量低于規(guī)定值。
[0178]根據(jù)第7實施方式，通過加上層積所需的最低限度的存儲器晶片的個數(shù)，進一步層積I層以上的存儲器晶片，從而對于所層積的存儲器晶片，即使其中包括不合格晶片，仍可得到所希望的存儲容量。
[0179]〈第8實施方式〉
[0180]在上述實施方式中，表示出了在預定的晶元上形成TSV之后、接著層積下一個晶元而形成并連接TSV、接著重復層積下一個晶元并形成、連接TSV的步驟的例子。在第8實施方式中，表示出在層積多個晶元后，以被層積的狀態(tài)一次性地形成并連接TSV的例子。
[0181]圖22A?圖22E是用于對第8實施方式的方法進行說明的程序流程圖。首先，如圖22A(a)及圖22A(b)所示，準備在具有設備的硅基板505!上形成有絕緣層504!及墊電極204P!(Al墊等)的第一層的晶元。需要說明的是，圖22A(a)是剖面圖，圖22A(b)是平面圖。
[0182]接著，如圖22A(c)及圖22A(d)所示，準備在具有設備的硅基板5052上形成有絕緣層5042及墊電極204P2(A1墊等)且被薄化的第二層的晶元，通過黏著層205:，層積在第一層的晶元上。在墊電極204P2上，形成有貫穿墊電極204P2的開口部204W2。需要說明的是，圖22A
(c)是剖面圖，圖22A(d)是平面圖。
[0183]接著，如圖22B(a)所示，準備在具有設備的硅基板5053上形成有絕緣層5043及具有開口部204W3的墊電極204P3(A1墊等)且被薄化的第三層的晶元，通過黏著層2052，層積在第二層的晶元上。需要說明的是，開口部204W3的開口徑形成得比開口部204W2的開口徑大。
[0184]同樣，準備在具有設備的硅基板5054上形成有絕緣層5044及具有開口部204W4的墊電極204P4(A1墊等)且被薄化的第四層的晶元，通過黏著層2053，層積在第三層的晶元上。需要說明的是，開口部204W4的開口徑形成得比開口部204W3的開口徑大。
[0185]接著，如圖22B(b)所示，在絕緣層5044上，形成被圖案化的光阻劑520。光阻劑520進行圖案化以使開口部204W4的內側的絕緣層5044露出、覆蓋墊電極204P4的外側的絕緣層5044。換言之，光阻劑520的開口部的側壁位于墊電極204P4上。
[0186]接著，如圖22C(a)所示，以光阻劑520作為掩膜，對各晶元進行蝕刻直到第一層的晶元的墊電極204P:的表面露出，之后將光阻劑520除去，再進行清洗。當進行蝕刻時，由于各晶元的墊電極以起到掩膜的作用，因此形成了圖22C(a)所示的剖面形狀為階梯狀的孔240。
[0187]接著，如圖22C(b)所示，在孔240的側壁、第四層的晶元上、及在孔240內露出的各晶元上形成絕緣膜203(成膜)。在孔240的側壁上的絕緣膜203的膜厚可以設為例如50?I OOnm左右。
[0188]接著，如圖22D(a)及圖22D(b)所示，例如利用RIE(反應性離子蝕刻:Reactive 1nEtching)將在孔240的側壁以外形成的絕緣膜203除去。由此，第二層的晶元的孔240的側壁被絕緣膜2032覆蓋，第三層的晶元的孔240的側壁被絕緣膜2033覆蓋，第四層的晶元的孔240的側壁被絕緣膜2034覆蓋。需要說明的是，圖22D(a)是剖面圖，圖22D(b)是平面圖。
[0189]如圖22D (b)所示，在平面上觀察時，絕緣膜2032、絕緣膜2033、及絕緣膜2034被設置為同心的圓環(huán)狀，被各絕緣膜分離的墊電極從內側起依次為墊電極204P!、墊電極204P2、墊電極204P3、及墊電極204P4。
[0190]可在圖22D(b)中平面觀察的部分的墊電極204P!、墊電極204P2、及墊電極204P3最終成為與金屬層601、602及603接觸并導通的部分(參見圖22E(b))。因此，為了使導通的部分的電阻值均勻，預先使可在圖22D(b)上平面觀察的部分的墊電極204P!、墊電極204P2、及墊電極204P3大致等面積為佳。在下述圖22E(b)中，對于從絕緣膜503露出的部分的墊電極204P4的面積也同樣。
[0191]接著，如圖22E(a)所示，利用濺射法等在孔240的側壁、第四層的晶元上、及在孔240內露出的各晶元上，形成50?10nm左右的Ti/TiN、Ta等金屬膜，形成作為保護(barrier)層的金屬層601。再有，在金屬層601上，利用派射法等形成500nm左右的Cu等金屬膜，形成作為晶種(seed)層的金屬層602。
[0192]接著，如圖22E(b)所示，以金屬層602為晶種層利用電解鍍敷法等在孔240內填充Cu等金屬，再利用CMP等將從絕緣膜503的表面突出的各金屬層除去，在孔240內形成金屬層603。由此，形成沿厚度方向貫穿所層積的各個半導體晶片的、具有一體形成的金屬層603的TSV。貫穿金屬層603的各層的部分的粗細被形成為越上層越粗。需要說明的是，絕緣層503的上表面和金屬層603的上表面為平坦的面。
[0193]這樣一來，可在層積了多個晶元后，以所層積的晶元狀態(tài)一次性地形成TSV(金屬層603)，并與各晶元的墊電極連接。也可進一步增加所層積的晶元。由此，可簡化制造工序，并可實現(xiàn)所制造的半導體裝置的低成本化。
[0194]此外，如圖22D(b)所示，通過使上層的墊電極的開口徑比下層的墊電極的開口徑更大，從而可增大墊電極與TSV的金屬層之間接觸部分的面積，因此可實現(xiàn)確實的接觸、并可降低接觸部分的電阻值。
[0195]圖23A?圖23D是用于對第8實施方式的變形例I的方法進行說明的程序流程圖。圖22A圖?圖22E所示的步驟也可為圖23A?圖23D所示的步驟。在圖23A?圖23D中，與圖22A?圖22E不同的是，絕緣層5042?5044被置換為絕緣層7042?7044。絕緣層7042?7044具有貫穿各晶元的墊電極的下部的硅基板的部分。絕緣層7042?7044的貫穿硅基板的部分被設為比在各晶元的墊電極上所形成的開口部之中最大的開口部的直徑更大。絕緣部7042?7044的貫穿硅基板的部分也可比各晶元的墊電極更大。
[0196]由此，由于若在第23C(a)所示的步驟中形成孔240，則在孔240的側壁上露出絕緣層7042?7044，因此可省略圖22C(b)、圖22D(a)、及圖22D(b)的步驟。其結果是，可進一步簡化制造工序，并可實現(xiàn)所制造的半導體裝置的進一步的低成本化。
[0197]圖24是用于對第8實施方式的變形例2的方法進行說明的程序流程圖。在圖23A?圖23D所示的步驟中，由于各晶元的墊電極的開口部的壁面(側壁)未被絕緣層所覆蓋，因此如圖24所示，可使在各晶元的墊電極上形成的開口部的直徑相同。在圖24的情形中，各晶元的墊電極的開口部的壁面(側壁)與金屬層601、602及603導通。
[0198]此外，如圖25所示，也可在墊電極204P3上設置貫穿墊電極204P3、且在平面視圖上包圍墊電極204P3的絕緣層804。由此，可將墊電極204P3與TSV(金屬層603)電氣分離，而不改變形成TSV的步驟。
[0199]在圖25中，作為一個例子表示出在墊電極204P3上設置絕緣層804的例子，然而也可在任意的墊電極上設置貫穿任意的墊電極、且在平面視圖上包圍任意的墊電極的絕緣層。
[0200]若使用此方法，可在所層積的任意的晶元上布置信號線。例如，可將相同信號穿過第三層的晶元而供應至第四層的晶元或第二層的晶元上，或者將獨立配線供應至各層的晶
J L ο
[0201]以上對優(yōu)選實施方式進行了詳細說明，但本發(fā)明并不限定上述實施方式，在本發(fā)明的范圍內，可在上述實施方式中增加各種變形及替換。
[0202]例如，在各實施方式中，針對NAND閃存進行了說明，然而本發(fā)明不限定于此，例如對于NOR型閃存或DRAM等半導體存儲器也可廣泛適用。此外，除了半導體存儲器之外，也可適用于進行并行操作的層積有邏輯電路設備的三維設備、CMOS圖像傳感器、功率晶體管、高頻率設備等。此外，在步驟說明中舉出了硅基板、SOG及Cu等材料、或者對TSV構造進行了說明，顯然關于實際的材料或構造的細節(jié)并不限定于此。例如，代替硅基板，也可使用SOI基板(Silicon on Insulator)等。
[0203]符號說明
[0204]10AaOOB半導體裝置
[0205]101、101a、101b NAND閃存晶片(存儲器晶片)
[0206]102 NAND控制器晶片(控制器晶片)
[0207]HO接合引線
[0208]201 TSV
[0209]202、506、601、602、603 金屬層
[0210]203、2032?2034、502 絕緣膜
[0211]204、204c、204P、204Pi?204P4 墊電極
[0212]204W墊電極開口部
[0213]204W2?204W4 開口部
[0214]205、205ι?2053、212 黏著層
[0215]240 孔
[0216]301封裝基板
[0217]302外部連接端子
[0218]303、303a、303b 連接配線
[0219]331晶片地址信號
[0220]333電位比較電路
[0221]334晶片選擇電路
[0222]342電源接通檢測電路
[0223]343延遲電路
[0224]344初始設定操作電路
[0225]351反向器
[0226]352切換電路
[0227]353延遲器
[0228]354、422 緩沖電路
[0229]401 配線
[0230]411 墊
[0231]421上拉用電晶體
[0232]424輸入電路
[0233]500 晶元
[0234]503、504、504ι?5044、523、7042?7044、804 絕緣層
[0235]505、505ι?5054 硅基板
[0236]510、520 光阻劑
【主權項】
1.一種半導體裝置，具有: 積層體，其層積有多個半導體晶片；以及 貫穿電極，其將層積于所述層積體的最下層的半導體晶片上的各個半導體晶片沿厚度方向貫穿、并且與所述最下層的半導體晶片的墊電極連接， 其中，所述層積體的電源線和信號線的至少一者，通過所述貫穿電極，與構成所述層積體的半導體晶片共同地連接。2.根據(jù)權利要求1所述的半導體裝置，其中，所述貫穿電極形成于各個所述半導體晶片的墊電極的部分上。3.根據(jù)權利要求1所述的半導體裝置，其中，上下鄰接的所述半導體晶片的貫穿電極彼此直接連接。4.根據(jù)權利要求1所述的半導體裝置，其中，所述貫穿電極具有金屬層，該金屬層沿厚度方向貫穿所層積的各個半導體晶片、并且一體地形成。5.根據(jù)權利要求4所述的半導體裝置，其中，將所述貫穿電極的貫穿各層的部分的粗細形成為越上層越粗。6.根據(jù)權利要求1所述的半導體裝置，其中，上下鄰接的所述半導體晶片的貫穿電極彼此通過凸塊電極而連接。7.根據(jù)權利要求1所述的半導體裝置，其中，各個所述半導體晶片具備: 晶片地址，其表示各個所述半導體晶片被層積于所述層積體的第幾層；以及 電位比較電路，其判別所述晶片地址與通過所述貫穿電極所輸入的信號是否一致。8.根據(jù)權利要求7所述的半導體裝置，其中， 各個所述半導體晶片在電壓電源的電源接通檢測電路及初始設定操作電路之間具有多個延遲電路， 所述晶片地址通過控制所述延遲電路、并具有對應于所述晶片地址的延遲，從而在從電源接通檢測到初始設定操作為止設定預定的延遲時間。9.根據(jù)權利要求7所述的半導體裝置，其中，各個所述半導體晶片具有用于設定所述晶片地址的熔線元件。10.根據(jù)權利要求1所述的半導體裝置，其中， 與構成所述層積體的半導體晶片種類不同的半導體晶片被封入與所述層積體相同的封裝內， 構成所述層積體的半導體晶片的至少一部分的信號線與所述種類不同的半導體晶片的信號線連接。11.根據(jù)權利要求1所述的半導體裝置，其中， 以晶元單位來層積各個所述半導體晶片， 以晶元單位來形成和連接所述貫穿電極。12.根據(jù)權利要求11所述的半導體裝置，其中，所述層積體是以晶元單位來層積，以晶元單位來形成和連接所述貫穿電極后進行分割，并于分割后進行封裝封入的層積體。13.根據(jù)權利要求11所述的半導體裝置，其中，所述層積體是以晶元單位來層積，以晶元單位來形成和連接所述貫穿電極，并以晶元單位來進行封裝封入后進行分割的層積體。14.根據(jù)權利要求11所述的半導體裝置，其中，所述貫穿電極通過貫穿各個所述半導體晶片的所述墊電極而形成，在各個所述半導體晶片的所述墊電極與內部配線之間設有可切斷的熔線。15.根據(jù)權利要求11所述的半導體裝置，其中，所述貫穿電極通過貫穿各個所述半導體晶片的所述墊電極而形成，在所選擇的墊電極與貫穿所選擇的所述墊電極的貫穿電極之間設有絕緣構造。16.根據(jù)權利要求15所述的半導體裝置，其中，所述絕緣構造由利用噴墨印刷而在所選擇的所述墊電極上涂布的絕緣物質構成。17.根據(jù)權利要求11所述的半導體裝置，其中， 在對晶元進行層積之前，針對所述晶元內的各個所述半導體晶片進行合格品或不合格品的電氣檢測及判定， 所述半導體裝置具有絕緣構造，該絕緣構造使被判定為不合格品的半導體晶片的墊電極與貫穿被判定為不合格品的所述半導體晶片的墊電極的貫穿電極電氣絕緣、或者使被判定為不合格品的半導體晶片的墊電極與連接于被判定為不合格品的所述半導體晶片的墊電極的內部配線電氣絕緣。18.根據(jù)權利要求11所述的半導體裝置，其中， 各個所述半導體晶片具備晶片地址，該晶片地址表示各個所述半導體晶片被層積于所述層積體的第幾層， 各個所述半導體晶片具有第一墊電極和第二墊電極，與第一電壓連接的貫穿電極貫穿所述第一墊電極，與第二電壓連接的貫穿電極貫穿所述第二墊電極， 通過將用于使墊電極與貫穿電極電氣絕緣的構造選擇性地適用于所述第一墊電極或所述第二墊電極，從而構成所述晶片地址。19.根據(jù)權利要求11所述的半導體裝置，其中， 各個所述半導體晶片具備晶片地址，該晶片地址表示各個所述半導體晶片被層積于所述層積體的第幾層， 各個所述半導體晶片具有具備第一區(qū)域和第二區(qū)域的墊電極，與第一電壓連接的貫穿電極貫穿所述第一區(qū)域，與第二電壓連接的貫穿電極貫穿所述第二區(qū)域， 通過將用于使墊電極與貫穿電極電氣絕緣的構造選擇性地適用于貫穿所述第一區(qū)域的貫穿電極或貫穿所述第二區(qū)域的貫穿電極，從而構成所述晶片地址。20.根據(jù)權利要求11所述的半導體裝置，其中， 各個所述半導體晶片具備晶片地址，該晶片地址表示各個所述半導體晶片被層積于所述層積體的第幾層， 各個所述半導體晶片具有用于設定所述晶片地址的墊電極、輸入部的上拉電路或下拉電路、以及貫穿用于設定所述晶片地址的墊電極且連接于預定電壓的貫穿電極， 通過將用于使墊電極與貫穿電極電氣絕緣的構造選擇性地適用于所述用于設定晶片地址的墊電極，從而構成所述晶片地址。21.根據(jù)權利要求11所述的半導體裝置，其中， 各個所述半導體晶片具有至少被分成兩個區(qū)域的墊電極，所述區(qū)域分別具有被絕緣的貫穿電極， 僅將其中一個貫穿電極選擇性地連接于所述至少被分成兩個區(qū)域的墊電極上， 各個被絕緣的貫穿電極分別與另外的外部信號線連接。22.根據(jù)權利要求21所述的半導體裝置，其中，所述至少被分成兩個區(qū)域的墊電極是晶片選擇信號的輸入墊，所述外部信號線是至少兩個晶片選擇信號線。23.根據(jù)權利要求1所述的半導體裝置，其中，所述半導體裝置具有多個所述層積體。24.根據(jù)權利要求1所述的半導體裝置，其中，加上層積所需的最低限的半導體晶片的個數(shù)，進一步層積I層以上的半導體晶片。25.—種半導體裝置的制造方法，該半導體裝置具有層積體以及貫穿電極，所述層積體層積有多個半導體晶片，所述貫穿電極將層積于所述層積體的最下層的半導體晶片上的各個半導體晶片沿厚度方向貫穿、并且與所述最下層的半導體晶片的墊電極連接，其中，所述層積體的電源線和信號線的至少一者通過所述貫穿電極與構成所述層積體的半導體晶片共同地連接， 其中，所述制造方法具有: 在半導體基板上形成有多個墊電極及多個覆蓋所述墊電極的絕緣層的最下層的晶元上，形成貫穿所述絕緣層而露出各個所述墊電極的表面的貫穿孔的步驟； 在所述最下層的晶元上，在所述貫穿孔內形成金屬層的步驟； 在與所述最下層的晶元的多個所述墊電極對應的位置上，將在形成有多個墊電極的半導體基板上形成有多個覆蓋所述墊電極的絕緣層的第二層的晶元，層積在所述最下層的晶元上的步驟； 在所述第二層的晶元上，形成貫穿所述絕緣層而露出各個所述墊電極的表面的第一貫穿孔的步驟； 在所述第二層的晶元上，在各個所述第一貫穿孔內，形成沿厚度方向貫穿所述第二層的晶元、并露出形成在所述最下層的晶元上的所述金屬層的表面的第二貫穿孔的步驟； 在所述第二層的晶元上，在所述第一貫穿孔的側壁及所述第二貫穿孔的側壁上形成第二絕緣膜的步驟；以及 在所述第二層的晶元上，在所述第一貫穿孔內及所述第二貫穿孔內，形成與形成在所述最下層的晶元上的所述金屬層電氣連接、且構成所述貫穿電極的一部分的第二金屬層的步驟， 其中，所述制造方法進一步具有， 在所述最下層的晶元上，在所選擇的貫穿孔的側壁上及在所選擇的所述貫穿孔內露出的所述墊電極的表面上形成絕緣膜的步驟，以及 在所述第二層的晶元上，在所選擇的第一貫穿孔的側壁上及于所選擇的所述第一貫穿孔內露出的所述墊電極的表面上形成絕緣膜的步驟， 其中，所述貫穿電極未與所選擇的所述貫穿孔內的墊電極及所選擇的所述第一貫穿孔內的墊電極電氣連接，與未被選擇的貫穿孔內的墊電極及未被選擇的第一貫穿孔內的墊電極電氣連接， 以與所述第二層的晶元同等的步驟來依次層積第三層以后的晶元。26.根據(jù)權利要求25所述的半導體裝置的制造方法，其中， 在所述最下層的晶元上形成絕緣膜的步驟是于在所述最下層的晶元上層積所述第二層的晶元的步驟之前進行， 在所述第二層的晶元上形成絕緣膜的步驟是于形成所述第二貫穿孔的步驟之前進行。27.根據(jù)權利要求25所述的半導體裝置的制造方法，其中，在所選擇的所述貫穿孔的側壁上及在所選擇的所述貫穿孔內露出的所述墊電極的表面上所形成絕緣膜、以及在所選擇的所述第一貫穿孔的側壁上及在所選擇的所述第一貫穿孔內露出的所述墊電極的表面上所形成絕緣膜是利用噴墨印刷而形成。28.根據(jù)權利要求25所述的半導體裝置的制造方法，其中，未與所述貫穿電極電氣連接的所選擇的所述貫穿孔內的墊電極、以及未與所述貫穿電極電氣連接的所選擇的所述第一貫穿孔內的墊電極是在電氣檢測中被判定為不合格品的半導體晶片的墊電極。29.根據(jù)權利要求25所述的半導體裝置的制造方法，其中，為了構成用于表示各個半導體晶片被層積于所述層積體的第幾層的晶片地址，未與所述貫穿電極電氣連接的所選擇的所述貫穿孔內的墊電極、以及未與所述貫穿電極電氣連接的所選擇的所述第一貫穿孔內的墊電極是連接于第一電壓的貫穿電極所貫穿的第一墊電極和連接于第二電壓的貫穿電極所貫穿的第二墊電極之中所選擇的任意一者。30.根據(jù)權利要求25所述的半導體裝置的制造方法，其中， 多個貫穿電極被設置為貫穿一個墊電極， 設置于在所述一個墊電極中的各個貫穿電極被形成在所述一個墊電極上的絕緣層分離， 分離各個貫穿電極的所述絕緣層是在晶元層積前或剛層積后形成。
【文檔編號】H01L25/065GK105900233SQ201380081522
【公開日】2016年8月24日
【申請日】2013年12月13日
【發(fā)明人】白田理郎, 白田理一郎, 大場隆之
【申請人】Wow研究中心有限公司