一種FinFET器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。
技術(shù)背景
[0002]隨著半導體器件的尺寸按比例縮小，出現(xiàn)了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產(chǎn)生了短溝道效應(yīng)。為了應(yīng)對來自半導體涉及和制造方面的挑戰(zhàn)，導致了鰭片場效應(yīng)晶體管，即FinFET的發(fā)展。
[0003]溝道穿通效應(yīng)(Channel punch-through effect)是場效應(yīng)晶體管的源結(jié)與漏結(jié)的耗盡區(qū)相連通的一種現(xiàn)象。當溝道穿通，就使源/漏間的勢壘顯著降低，則從源往溝道即注入大量載流子，并漂移通過源-漏間的空間電荷區(qū)、形成一股很大的電流；此電流的大小將受到空間電荷的限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制的溝道電流相并聯(lián)的，因此溝道穿通將使得通過器件的總電流大大增加；并且在溝道穿通情況下，即使柵電壓低于閾值電壓，源-漏間也會有電流通過。這種效應(yīng)是在小尺寸場效應(yīng)晶體管中有可能發(fā)生的一種效應(yīng)，且隨著溝道寬度的進一步減小，其對器件特性的影響也越來越顯著。
[0004]在FinFET中，通常采用對溝道下方的鰭片部分進行重摻雜來抑制溝道穿通效應(yīng)。目前通用的摻雜方法是離子注入形成所需重摻雜區(qū)，然而，離子注入的深度難以精確控制，同時會對溝道表面造成損傷，為了消除損傷，通常會在溝道表面形成一層薄氧化層，增加了工藝復雜度。同時，雜質(zhì)的分布難以控制，很難準確的在溝道底部形成超陡倒阱，而是會在溝道中引入雜質(zhì)和缺陷，影響器件的亞閾值特性。因此，亟需對現(xiàn)有工藝進行改進，解決這一問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明旨在提供一種FinFET器件及其制造方法，抑制穿通電流，同時不影響器件的其他參數(shù)。
[0006]為解決該技術(shù)問題，本發(fā)明提供了一種FinFET器件制造方法，該方法包括:
[0007]a.提供襯底，其上具有鰭片；
[0008]b.在所述鰭片兩側(cè)的襯底上形成第一淺溝槽隔離；
[0009]c.形成柵極結(jié)構(gòu)覆蓋所述鰭片的中部；
[0010]d.在所述柵極結(jié)構(gòu)兩側(cè)的第一淺溝槽隔離上方形成第二淺溝槽隔離；
[0011]e.在所述鰭片兩端分別形成源區(qū)、漏區(qū)。
[0012]其中，在步驟c之前，還包括步驟f:在與第一淺溝槽隔離相鄰的鰭片中形成穿通阻擋層；形成所述穿通阻擋層的方法為側(cè)向散射。
[0013]其中，所述第一淺溝槽隔離的厚度大于等于40nm。
[0014]其中，所述第二淺溝槽隔離的厚度為10?40nm。
[0015]其中，所述鰭片被柵極結(jié)構(gòu)覆蓋的區(qū)域形成器件的溝道區(qū)。
[0016]其中，在步驟c中，所述柵極結(jié)構(gòu)可以為偽柵疊層。
[0017]相應(yīng)的，本發(fā)明還提供了一種FinFET器件，包括:
[0018]襯底；
[0019]鰭片，位于所述襯底上方；
[0020]第一淺溝槽隔離，位于所述鰭片兩側(cè)的襯底上；
[0021]柵極結(jié)構(gòu)，位于所述第一淺溝槽隔離上方，包裹所述鰭片；
[0022]第二淺溝槽隔離，位于所述柵極疊層兩側(cè)的第一淺溝槽隔離上方；
[0023]源區(qū)、漏區(qū)，分別位于柵極疊層兩側(cè)的鰭片兩端。
[0024]其中，所述第一淺溝槽隔離的厚度大于等于40nm。
[0025]其中，所述第二淺溝槽隔離的厚度為10?40nm。
[0026]其中，所述鰭片被柵極結(jié)構(gòu)覆蓋的區(qū)域形成器件的溝道區(qū)。
[0027]本發(fā)明提供的FinFET器件，通過在柵極兩側(cè)的淺溝槽隔離結(jié)構(gòu)上方再形成一層淺溝槽隔離的方法，減小了源漏區(qū)的有效高度，使得源漏諸如完成之后，形成的源漏PN結(jié)結(jié)深減小，PTSL發(fā)生的位置處于柵控之下，能夠很有效的抑制器件的穿通電流。與現(xiàn)有技術(shù)相比，本發(fā)明不需要進行離子注入就可以很好的抑制PTSL，器件性能優(yōu)越，且不增加工藝復雜度。
【附圖說明】
[0028]圖1和圖8示意性地示出形成根據(jù)本發(fā)明的制造半導體鰭片的方法各階段半導體結(jié)構(gòu)的三維等角圖。
[0029]圖2、圖3、圖4、圖5、圖6和圖7示意性地示出形成根據(jù)本發(fā)明的制造半導體鰭片的方法各階段半導體結(jié)構(gòu)的剖面圖。
【具體實施方式】
[0030]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0031]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0032]本發(fā)明提供了一種FinFET器件，包括:襯底100 ;鰭片200，位于所述襯底100上方；第一淺溝槽隔離300，位于所述鰭片200兩側(cè)的襯底100上；柵極結(jié)構(gòu)400，位于所述第一淺溝槽隔離300上方，包裹所述鰭片200 ;第二淺溝槽隔離310，位于所述柵極疊層400兩側(cè)的第一淺溝槽隔離300上方；源區(qū)、漏區(qū)，分別位于柵極疊層400兩側(cè)的鰭片200兩端。
[0033]其中，所述第一淺溝槽隔離300的厚度大于等于40nm ;所述第二淺溝槽隔離310的厚度為10?40nm ;所述鰭片200被柵極結(jié)構(gòu)400覆蓋的區(qū)域為器件的溝道區(qū)。
[0034]溝道穿通電流是由于場效應(yīng)晶體管的源結(jié)與漏結(jié)的耗盡區(qū)相連通而產(chǎn)生的，究其源頭，是由于溝道下方的區(qū)域柵控能力很弱，無法對該區(qū)域的載流子產(chǎn)生有效控制，形成較大的漏電流。因此，本發(fā)明從這一點出發(fā)，通過在柵極兩側(cè)的淺溝槽隔離結(jié)構(gòu)上方再形成一層淺溝槽隔離的方法，減小了源漏區(qū)的有效高度，使得源漏諸如完成之后，形成的源漏PN結(jié)結(jié)深減小，PTSL發(fā)生的位置處于柵控之下，能夠很有效的抑制器件的穿通電流。與現(xiàn)有技術(shù)相比，本發(fā)明不需要進行離子注入就可以很好的抑制PTSL，器件性能優(yōu)越，且不增加工藝復雜度。
[0035]相應(yīng)的，本發(fā)明還提供了一種FinFET制造方法，該方法包括以下步驟:
[0036]a.提供襯底100和鰭片200 ；
[0037]b.在所述鰭片200兩側(cè)的襯底100上形成第一淺溝槽隔離300 ；
[0038]c.形成柵極結(jié)構(gòu)400覆蓋所述鰭片200的中部；
[0039]d.在所述柵極結(jié)構(gòu)400兩側(cè)的第一淺溝槽隔離300上方形成第二淺溝槽隔離310 ；
[0040]e.在所述鰭片200兩端的部分分別形成源區(qū)、漏區(qū)。
[0041]其中，在步驟c之前，還包括步驟f:在與第一淺溝槽隔離300相鄰的鰭片200中形成穿通阻擋層220 ;形成所述穿通阻擋層的方法為側(cè)向散射。
[0042]其中，所述第一淺溝槽隔離300的厚度大于等于40nm。
[0043]其中，所述第二淺溝槽隔離310的厚度為10?40nm。
[0044]其中，所述鰭片200被柵極結(jié)構(gòu)400覆蓋的區(qū)域為器件的溝道區(qū)。
[0045]其中，在步驟c中，所述柵極結(jié)構(gòu)400可以為偽柵疊層；所述偽柵疊層在層間介質(zhì)層形成之后用柵極結(jié)構(gòu)替換。
[0046]以下將參照附圖更詳細地描述本實發(fā)明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0047]應(yīng)當理解，在描述器件的結(jié)構(gòu)時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個區(qū)域?qū)⑽挥诹硪粚?、另一個區(qū)域“下面”或“下方”。
[0048]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0049]在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。例如，襯底和鰭片的半導體材料可以選自IV族半導體，如Si或Ge，或II1-V族半導體，如GaAs、InP、GaN、SiC，或上述半導體材料的疊層。
[0050]參見圖1，使出了本發(fā)明中的第一襯底100。所述第一襯底材料為半導體材料，可以是5圭，錯，神化嫁等，優(yōu)選的，在本實施例中，所用襯底為5圭襯底。
[0051]接下來，經(jīng)過投影，曝光，顯影，刻蝕等常規(guī)工藝對所述襯底進行刻蝕，形成鰭片200，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。如圖2所示，在鰭片(200)刻蝕完成之后，作為硬掩膜的掩膜板(210)暫不去除，便于在后續(xù)工藝中可重復使用。
[0052]接下來，對所述半導體結(jié)構(gòu)進行淺溝槽隔離，