Mim電容及其形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導體制造領(lǐng)域，尤其涉及一種M頂電容及其形成方法。
【背景技術(shù)】
[0002] 隨著半導體集成電路的制造技術(shù)的不斷進步，半導體器件性能不斷提升的同時也 伴隨著器件小型化和微型化的進程。電容結(jié)構(gòu)是集成電路的重要組成單元，集成電路芯片 中的電容結(jié)構(gòu)多種多樣，如：MOS (metal-oxide-semiconductor field金屬-氧化物-半導 體）場效應管電容；PIP (polysilicon-insulator-polysilicon多晶娃-絕緣體-多晶娃） 電容，可變結(jié)電容以及后段互聯(lián)中的MIM(metal-insulator-metal金屬-絕緣體-金屬） 電容和MOM (metal-oxide-metal金屬-氧化物-金屬）電容。
[0003] 目前最常用的后段互聯(lián)電容結(jié)構(gòu)有兩種：M頂電容和MOM電容。M頂電容和MOM電 容存在于后段互聯(lián)層結(jié)構(gòu)不占用器件層的面積，且電容的線性特征要遠好于其他類型的電 容。MOM電容主要利用上下層金屬導線和同層金屬之間形成的整體電容，該種電容的優(yōu)點是 其可以用現(xiàn)有的互聯(lián)制造工藝來實現(xiàn)，即可以同時完成MOM電容與銅互聯(lián)結(jié)構(gòu)。
[0004] MIM電容結(jié)構(gòu)簡單，可以具有最小的電阻率，并且由于內(nèi)部耗盡以及相對較大的電 容而基本上不會存在寄生電容。因此，在半導體器件中，尤其是在高頻器件中，通常會選用 M頂電容器。雖然為了形成M頂電容需要更多的掩模版和更加復雜的制程，但是M頂電容能 夠提供更加穩(wěn)定的電容，并且能夠提供的電容更大。因此，M頂電容仍然得到廣泛運用。
[0005] M頂電容通常制作在前端器件層上?，F(xiàn)有制作M頂電容需要增加相應的結(jié)構(gòu)，后續(xù) 采用介質(zhì)層覆蓋MIM電容，但是介質(zhì)層表面會出現(xiàn)隆起。介質(zhì)層表面會出現(xiàn)隆起則會進一 步造成后續(xù)在刻蝕介質(zhì)層形成接觸孔時，采用的光刻膠殘留在介質(zhì)層上，并且導致后續(xù)采 用金屬填充接觸孔后，在平坦化金屬層時，介質(zhì)層上表面上殘留金屬，最終導致M頂電容可 靠性降低。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明解決的問題是提供一種M頂電容及其形成方法，以提高M頂電容的穩(wěn)定性 能和可靠性。
[0007] 為解決上述問題，本發(fā)明提供一種M頂電容的形成方法，包括：
[0008] 提供半導體襯底，所述半導體襯底具有前端器件層；
[0009] 在所述前端器件層上形成第一介質(zhì)層；
[0010] 在所述第一介質(zhì)層內(nèi)形成凹槽；
[0011] 在所述凹槽的內(nèi)壁和所述第一介質(zhì)層上表面形成第一電極層；
[0012] 在所述第一電極層上形成第二介質(zhì)層；
[0013] 在所述第二介質(zhì)層上形成第二電極層；
[0014] 在形成所述第二電極層后，進行平坦化工藝。
[0015] 可選的，所述凹槽具有相通的第一部分和第二部分，所述第一部分的寬度小于所 述第二部分的寬度，所述第一部分位于所述第二部分下方，所述第一部分具有第一底部和 第一側(cè)壁，所述第二部分具有第二底部和第二側(cè)壁；所述第一電極層形成在所述第一底部、 第一側(cè)壁第二底部和第二側(cè)壁上；所述平坦化工藝保留至少部分厚度位于所述第二底部上 的所述第一電極層。
[0016] 可選的，所述平坦化工藝為化學機械研磨工藝。
[0017] 可選的，所述化學機械研磨工藝包括第一階段和第二階段，所述第一階段以開始 去除或者完全去除位于第二底部上的所述第二介質(zhì)層為終點。
[0018] 可選的，所述第一階段中，所述化學機械研磨工藝對所述第一介質(zhì)層和第二介質(zhì) 層的研磨速率為第一研磨速率，對所述第一電極層和第二電極層的研磨速率為第二研磨速 率，所述第一研磨速率與所述第二研磨速率的比值為〇. 5:1~2:1。
[0019] 可選的，所述第二階段中，所述化學機械研磨工藝對所述第一介質(zhì)層和第二介質(zhì) 層的研磨速率為第三研磨速率，對所述第一電極層和第二電極層的研磨速率為第四研磨速 率，所述第三研磨速率與所述第四研磨速率的比值為2:1~10:1。
[0020] 可選的，在形成所述第二電極層后，且在進行所述平坦化工藝前，還包括形成填充 層的步驟，所述填充層填充滿所述凹槽的所述第一部分；在形成所述填充層后，進行所述平 坦化工藝。
[0021] 可選的，所述填充層的厚度為90A~500尤
[0022] 可選的，所述填充層的材料為氮氧化硅或者氮化硅。
[0023] 可選的，在所述平坦化工藝之后，還包括在所述平坦化工藝得到的表面上形成第 三介質(zhì)層的步驟。
[0024] 可選的，所述第三介質(zhì)層的厚度為2000A~32000A。
[0025] 可選的，所述第二底部的寬度在0. 1 μπι以上。
[0026] 可選的，在所述前端器件層上形成第一介質(zhì)層之前，還包括在所述前端器件層上 形成刻蝕停止層的步驟，所述第一介質(zhì)層形成在所述刻蝕停止層上。
[0027] 可選的，所述第一電極層的材料為TaN、Al、Cu、Ti和TiN的其中一種或者任意多 種，所述第二電極層的材料為TaN、Al、Cu、Ti和TiN的其中一種或者任意多種。
[0028] 為解決上述問題，本發(fā)明還提供了一種M頂電容，包括：
[0029] 半導體襯底，
[0030] 位于所述半導體襯底上的前端器件層，
[0031] 位于所述前端器件層上的第一介質(zhì)層，所述第一介質(zhì)層具有凹槽；
[0032] 還包括：
[0033] 位于所述凹槽內(nèi)壁的第一電極層；
[0034] 位于所述凹槽中所述第一電極層內(nèi)壁的第二介質(zhì)層；
[0035] 位于所述凹槽中所述第二介質(zhì)層內(nèi)壁的第二電極層。
[0036] 可選的，所述第一電極層還至少部分位于所述第一介質(zhì)層上表面，并且位于所述 第一介質(zhì)層上表面的所述第一電極層寬度在〇. 1 ym以上。
[0037] 可選的，還包括位于所述凹槽中所述第二電極層內(nèi)壁且填充滿所述凹槽的填充 層。
[0038] 可選的，還包括位于所述前端器件層與所述第一介質(zhì)層之間的刻蝕停止層。
[0039] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：
[0040] 本發(fā)明的技術(shù)方案中，提供具有前端器件層的半導體襯底，然后在所述前端器件 層上形成第一介質(zhì)層，并在第一介質(zhì)層內(nèi)形成凹槽，之后將第一電極層、第二介質(zhì)層和第二 電極層均形成在凹槽內(nèi)，再進行平坦化工藝，從而使得構(gòu)成M頂電容的第一電極層、第二介 質(zhì)層和第二電極層具有共同的平齊表面，并且此平齊表面也與第一介質(zhì)層的上表面齊平。 因此，后續(xù)形成的第三介質(zhì)層覆蓋第一電極層、第二介質(zhì)層、第二電極層和第一介質(zhì)層時， 第三介質(zhì)層表面不會出現(xiàn)隆起，進而保證在第三介質(zhì)層中刻蝕接觸孔時，所采用光刻膠不 會殘留在第三介質(zhì)層上。同樣的，由于第三介質(zhì)層表面平坦，在平坦化填充接觸孔的金屬 時，第三介質(zhì)層上表面也不會殘留金屬，從而最終提高MIM電容的穩(wěn)定性能和可靠性。
[0041] 進一步，凹槽具有相通的第一部分和第二部分，第一部分的寬度小于第二部分的 寬度，第一部分位于第二部分下方，第一部分具有第一底部和第一側(cè)壁，第二部分具有第二 底部和第二側(cè)壁；第一介質(zhì)層形成在第一底部、第一側(cè)壁第二底部和第二側(cè)壁，平坦化工藝 保留至少部分厚度位于第二底部上的第一電極層。位于第二底部上的剩余第一電極層保證 了第一電極層后續(xù)連接接觸插塞時具有足夠的接觸面積，從而極大地方便了后續(xù)接觸插塞 與第一電極層的連接工藝。
【附圖說明】
[0042] 圖1至圖4是現(xiàn)有M頂電容的形成方法各步驟對應結(jié)構(gòu)示意圖；
[0043] 圖5至圖12是本發(fā)明實施例所提供的M頂電容的形成方法