方法。
[0024]集成電路(IC)芯片中的特征尺寸的持續(xù)減小已經(jīng)對(duì)用于在IC芯片上形成互連結(jié)構(gòu)的光刻技術(shù)以及互連方案和結(jié)構(gòu)本身的尺寸提出了更高要求。一般稱為“節(jié)距(Pitch)”的概念可以用于描述特征連同與其緊鄰的空間的尺寸。節(jié)距可以限定為在直線截面中重復(fù)圖案的兩個(gè)鄰近特征中的相同點(diǎn)之間的距離，從而包括特征及與特征緊鄰的相鄰空間的最大寬度。
[0025]由于諸如光學(xué)器件和光或輻射波長(zhǎng)的因素，光刻技術(shù)趨于具有最小節(jié)距，在該最小節(jié)距之下，特定光刻技術(shù)不能可靠地形成特征。因此，光刻技術(shù)的最小節(jié)距是使用光刻繼續(xù)減小特征尺寸的障礙。此外，在大馬士革形成導(dǎo)電線中，非常難以填充非常窄的溝槽，尤其是當(dāng)由于電阻率需求這樣的線的寬度已經(jīng)經(jīng)過常規(guī)節(jié)距減小技術(shù)(諸如，節(jié)距倍縮)而進(jìn)行了減小時(shí)。溝槽填充材料的有效電阻率在這些尺度增大，并且此外，由于材料沒有完全跨展溝槽寬度，因此可能在溝槽內(nèi)在導(dǎo)電材料內(nèi)形成空隙。這些空隙內(nèi)在地降低了線條中導(dǎo)電材料的量。這些限制對(duì)IC芯片的操作的整體速度具有不利影響(S卩，信號(hào)傳播延遲)。
[0026]以下參考附圖1-7詳細(xì)描述降低IC裝置的信號(hào)傳播延遲以及在亞光刻寬度形成超薄金屬線的實(shí)施例。參考圖1-5詳細(xì)描述每個(gè)實(shí)施例共同的工藝步驟和結(jié)構(gòu)，同時(shí)參考圖6A-6C詳細(xì)描述一個(gè)實(shí)施例，參考圖6D詳細(xì)描述另一實(shí)施例，參考圖7A-7B詳細(xì)描述另一實(shí)施例，并參考圖7C詳細(xì)描述另一實(shí)施例。
[0027]參考圖1，在本發(fā)明的實(shí)施例中可以使用初始結(jié)構(gòu)100。結(jié)構(gòu)100可以包括在半導(dǎo)體襯底102之上形成的電介質(zhì)層104。
[0028]半導(dǎo)體襯底102可以包括半導(dǎo)體材料、絕緣層、導(dǎo)電材料或其任意組合，包括多層的結(jié)構(gòu)。因此，例如，半導(dǎo)體襯底102可以是諸如31、3166、31(:、6&48、11^、11^和其它111八或II/VI復(fù)合半導(dǎo)體的半導(dǎo)體材料。半導(dǎo)體襯底102還可以包括分層的襯底，諸如Si/SiGe、Si/SiC或絕緣體上半導(dǎo)體(SOI)。當(dāng)半導(dǎo)體襯底102包含絕緣層時(shí)，絕緣層可以由有機(jī)絕緣體、無(wú)機(jī)絕緣體或包括多層的它們的組合來(lái)構(gòu)成。
[0029]當(dāng)半導(dǎo)體襯底102包括導(dǎo)電材料時(shí)，半導(dǎo)體襯底102可以包括，例如，多晶S1、單質(zhì)金屬、單質(zhì)金屬的合金、金屬硅化物、金屬氮化物以及它們的組合，包括多層。當(dāng)半導(dǎo)體襯底102由半導(dǎo)體材料構(gòu)成時(shí)，可以在其上制備諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置的一個(gè)或多個(gè)半導(dǎo)體裝置。為了清楚起見，在本申請(qǐng)的附圖中未示出這一個(gè)或多個(gè)半導(dǎo)體裝置。
[0030]電介質(zhì)層104可以使用常規(guī)的沉積工藝來(lái)形成，包括但不限于使用分子束外延(MBE)、化學(xué)氣相沉積(CVD)、等離子增強(qiáng)CVD(PECVD)、原子層沉積(ALD)、蒸發(fā)、物理氣相沉積(PVD)、化學(xué)溶液沉積以及其它相似的沉積工藝來(lái)沉積電介質(zhì)材料。在一個(gè)實(shí)施例中，可以使用毯式沉積工藝將電介質(zhì)材料沉積在半導(dǎo)體襯底102上，并隨后使用諸如化學(xué)機(jī)械平坦化(CMP)的常規(guī)工藝將其平坦化，以形成電介質(zhì)層104。電介質(zhì)層104可以由一層或多層電介質(zhì)材料構(gòu)成，這些層可以彼此直接接觸，但并不總是必然如此。
[0031 ]在一個(gè)實(shí)施例中，電介質(zhì)層104可以由低k電介質(zhì)材料構(gòu)成，所述低k電介質(zhì)材料包括但不限于氧化物和/或硅酸鹽?！暗蚹”材料是相對(duì)于二氧化硅(Si02)(其介電常數(shù)為3.9，即，S12的電容率除以真空的電容率的比率)具有低的介電常數(shù)的電介質(zhì)材料。可以用于形成電介質(zhì)層104的合適的低k電介質(zhì)材料的一些示例包括但不限于:S12;硅倍半氧烷(silsesqu1xanes);包括S1、C、0和H原子的摻雜C的氧化物(8卩，有機(jī)娃酸鹽)；以及熱固性聚亞芳基醚(polyarylene ethers)。在本申請(qǐng)中術(shù)語(yǔ)“聚亞芳基”用于表示由鍵、稠環(huán)或惰性鏈接基團(tuán)(inert linking group)(諸如，氧、硫、砜、亞砜、羰基等)鏈接在一起的惰性取代的芳基部分或芳基部分。
[0032]在另一實(shí)施例中，電介質(zhì)層104可以由具有2.7或更小的介電常數(shù)k的超低k電介質(zhì)材料構(gòu)成。電介質(zhì)層104可以是多孔的或無(wú)孔的。電介質(zhì)層104可以由包括但不限于有機(jī)聚合物、包含S1、C、0和H的低k PECVD膜、以及旋涂的有機(jī)硅酸鹽玻璃的具有在2.7至2.0范圍或更低的k值的材料構(gòu)成。然而應(yīng)當(dāng)理解，可以使用具有超低k介電常數(shù)的其它材料。電介質(zhì)層104還可以包括本領(lǐng)域已知的任意組合的電介質(zhì)材料的多層。電介質(zhì)層104可以具有從約I OOnm到約800nm范圍的厚度。
[0033]現(xiàn)在參考圖2，結(jié)構(gòu)200示出在電介質(zhì)層104中形成了一對(duì)開口202(下文中為“開口”)。開口 202可以通過在電介質(zhì)層104的上表面上沉積光致抗蝕劑材料(未示出)來(lái)形成。光致抗蝕劑材料(未示出)可以通過光刻工藝圖案化以提供光致抗蝕劑圖案，之后經(jīng)由一個(gè)或多個(gè)步驟刻蝕以形成開口 202?？涛g工藝可以包括諸如反應(yīng)離子刻蝕(RIE)、離子束刻蝕、或等離子體刻蝕的干法刻蝕工藝?？梢栽陔娊橘|(zhì)層104被刻蝕形成了開口 202之后移除經(jīng)圖案化的光致抗蝕劑。開口 202可以具有從約30nm到約120nm范圍的寬度(W2q2)。在一個(gè)實(shí)施例中，開口202可以具有約為在開口202的一個(gè)側(cè)壁上形成的一組特征的總寬度(S卩，一對(duì)襯墊區(qū)中的一個(gè)的寬度、一對(duì)金屬線中的一個(gè)的寬度以及一對(duì)擴(kuò)散阻擋物中的一個(gè)的寬度(見圖4-6))的約三倍的寬度(W202)。
[0034]現(xiàn)在參考圖3，結(jié)構(gòu)300示出在開口 202上以及電介質(zhì)層104的水平上表面上形成共形襯墊層302。共形襯墊層302可以具有從約Inm到約30nm范圍的厚度。共形襯墊層302可以由可以作為阻止導(dǎo)電材料從其擴(kuò)散穿過的阻擋物的材料構(gòu)成。這些材料的說(shuō)明性示例包括難熔金屬，諸如，T1、Ta、W、Ru、a Co或其氮化物(例如，TiN、TaN、WN、RuN以及CoN)。共形襯墊層302可以由本領(lǐng)域已知的沉積工藝來(lái)形成，包括但不限于CVD、PECVD、濺射、化學(xué)溶液沉積或鍍。
[0035]現(xiàn)在參考圖4，結(jié)構(gòu)400示出共形襯墊層302(圖3)從電介質(zhì)層104的水平上表面和開口 202的底部定向移除以在每個(gè)開口 202的側(cè)壁上形成一對(duì)襯墊區(qū)402(下文中稱為“襯墊區(qū)”)。在一個(gè)實(shí)施例中，可以執(zhí)行諸如RIE的各向異性刻蝕以從開口202的底部和電介質(zhì)層104的水平上表面移除共形襯墊層302(圖3)的一部分。各向異性刻蝕可以暴露半導(dǎo)體襯底102的上表面。襯墊區(qū)402可以具有從約Inm到約30nm范圍的寬度。襯墊區(qū)402可以具有與電介質(zhì)層104的上表面基本上共面的上表面。
[0036]現(xiàn)在參考圖5，結(jié)構(gòu)500示出在半導(dǎo)體襯底102上以及在每個(gè)開口 202中的襯墊區(qū)402的側(cè)壁上形成了一對(duì)金屬線或?qū)w502(下文中稱為“金屬線”)。在一個(gè)實(shí)施例中，金屬線502可以通過導(dǎo)電材料從襯墊區(qū)402的側(cè)壁向外的主要橫向的形成來(lái)選擇性地形成