一種FinFET結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，具體地，涉及一種FinFET制造方法。
技術(shù)背景
[0002]摩爾定律指出:集成電路上可容納的晶體管數(shù)目每隔18個月增加一倍，性能也同時提升一倍。目前，隨著集成電路工藝和技術(shù)的發(fā)展，先后出現(xiàn)了二極管、MOSFET、FinFET等器件，節(jié)點尺寸不斷減小。然而，2011年以來，硅晶體管已接近了原子等級，達(dá)到了物理極限，由于這種物質(zhì)的自然屬性，除了短溝道效應(yīng)以外，器件的量子效應(yīng)也對器件的性能產(chǎn)生了很大的影響，硅晶體管的運行速度和性能難有突破性發(fā)展。因此，如何在在無法減小特征尺寸的情況下，大幅度的提升硅晶體管的性能已成為當(dāng)前亟待解決的技術(shù)難點。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種U型FinFET結(jié)構(gòu)及其制造方法，在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的器件結(jié)構(gòu)，使器件的柵長不受footprint尺寸限制，有效地解決了短溝道效應(yīng)所帶來的問題。具體的，該結(jié)構(gòu)包括:
[0004]襯底結(jié)構(gòu)，所述襯底結(jié)構(gòu)為SOI襯底；
[0005]第一鰭片和第二鰭片，所述第一、第二鰭片位于所述襯底結(jié)構(gòu)上方，彼此平行；
[0006]柵極疊層，所述柵極疊層覆蓋所述襯底結(jié)構(gòu)和部分第一、第二鰭片的側(cè)壁；
[0007]源區(qū)，所述源區(qū)位于所述第一鰭片未被柵極疊層所覆蓋的區(qū)域；
[0008]漏區(qū)，所述漏區(qū)位于所述第二鰭片未被柵極疊層所覆蓋的區(qū)域；
[0009]側(cè)墻，所述側(cè)墻位于所述第一、第二鰭片兩側(cè)，用于隔離源區(qū)、漏區(qū)和柵極疊層。
[0010]其中，所述第一、第二鰭片具有相同的高度、厚度和寬度。
[0011]其中，所述柵極疊層包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0012]其中，所述柵極疊層的高度為所述第一、第二鰭片高度的1/2?3/4。
[0013]相應(yīng)的，本發(fā)明還提供了一種U型FinFET器件制造方法，包括:
[0014]a.提供襯底結(jié)構(gòu)，所述襯底結(jié)構(gòu)為SOI襯底；
[0015]b.在所述襯底結(jié)構(gòu)上形成第一鰭片和第二鰭片；
[0016]c.在所述襯底結(jié)構(gòu)、所述第一鰭片和第二鰭片上方形成柵極疊層；
[0017]d.去除所述第一鰭片和第二鰭片上方和部分側(cè)壁的柵極疊層，露出的部分第一和第二鰭片形成源漏區(qū)；
[0018]e.在未被所述柵極疊層覆蓋的第一鰭片和第二鰭片兩側(cè)形成側(cè)墻。
[0019]其中，所述柵極疊層包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0020]其中，在步驟b中，形成所述第一鰭片和第二鰭片的方法為:
[0021]bl)在所述襯底結(jié)構(gòu)上依次形成溝道材料層和源漏材料層；
[0022]b2)對所述溝道材料層和源漏材料層進(jìn)行刻蝕，形成第一鰭片和第二鰭片。
[0023]其中，形成所述第一鰭片和第二鰭片的方法為各向異性刻蝕。
[0024]其中，所述第一鰭片和第二鰭片具有相同的高度、厚度和寬度。
[0025]其中，所述第一鰭片和第二鰭片之間的距離為5?50nm。
[0026]其中，所述柵極疊層包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶硅。
[0027]其中，所述柵極疊層的高度為所述第一、第二鰭片高度的1/2?3/4。
[0028]其中，形成所述柵極疊層的方法為原子層淀積。
[0029]其中，去除部分柵極疊層的方法為各向異性選擇性刻蝕。
[0030]其中，形成所述源漏區(qū)的方法為傾斜的離子注入。
[0031 ] 其中，形成所述源漏區(qū)的方法為側(cè)向散射。
[0032]其中，以未被側(cè)墻覆蓋的表面的硅為籽晶進(jìn)行外延生長，形成源漏外延區(qū)。
[0033]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型器件結(jié)構(gòu)，與現(xiàn)有技術(shù)中相比，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過改變Fin的高度來調(diào)節(jié)柵長，改善短溝道效應(yīng)。首先，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底結(jié)構(gòu)上方，與襯底結(jié)構(gòu)天然分離，因而使得該器件的無法發(fā)生源漏穿通，從而具有較低的亞閾態(tài)斜率及漏電流。其次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏相互平行且懸于襯底結(jié)構(gòu)上方，有效隔離了器件漏端電場對源端的影響，因而進(jìn)一步改善了器件的短溝道效應(yīng)，使器件具有較小的DIBL。再次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底結(jié)構(gòu)上方且位于同一平面內(nèi)，因而便于制作源漏接觸。同時，本發(fā)明具有SOI結(jié)構(gòu)，位于襯底區(qū)域被柵極疊層覆蓋的溝道區(qū)具有SOI器件的優(yōu)良特性，具有良好的柵控能力以，克服了體硅器件中該區(qū)域柵控能力差的缺點。最后，由于本發(fā)明中襯底結(jié)構(gòu)溝道區(qū)被重?fù)诫s，完全處于開啟的狀態(tài)，不受柵極電壓控制，因此器件具有更高的工作電流。本發(fā)明提出的器件結(jié)構(gòu)在制作工藝上與現(xiàn)有FinFET工藝完全兼容，極大地提高了器件性能。
【附圖說明】
[0034]圖1?圖10示意性地示出了根據(jù)本發(fā)明中實施例1中的方法形成U型FinFET器件各階段的剖面圖；
[0035]圖11示意性地示出了根據(jù)本發(fā)明中實施例2中的方法形成U型FinFET器件的剖面圖。
【具體實施方式】
[0036]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細(xì)描述。
[0037]下面詳細(xì)描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0038]如圖10所示，本發(fā)明提供了一種FinFET結(jié)構(gòu)，包括:襯底結(jié)構(gòu)，所述襯底結(jié)構(gòu)為SOI襯底；第一鰭片和第二鰭片，所述第一、第二鰭片位于所述襯底結(jié)構(gòu)上方，彼此平行；柵極疊層，所述柵極疊層覆蓋所述襯底結(jié)構(gòu)和部分第一、第二鰭片的側(cè)壁；源區(qū)，所述源區(qū)位于所述第一鰭片未被柵極疊層所覆蓋的區(qū)域；漏區(qū)，所述漏區(qū)位于所述第二鰭片未被柵極疊層所覆蓋的區(qū)域；側(cè)墻，所述側(cè)墻位于所述第一、第二鰭片兩側(cè)，用于隔離源區(qū)、漏區(qū)和柵極疊層。
[0039]其中，所述SOI襯底包括頂層襯底150、埋氧層101以及支撐襯底100。
[0040]其中，所述第一、第二鰭片具有相同的高度、厚度和寬度。
[0041]其中，所述柵極疊層300包括:界面層、高K介質(zhì)層、金屬柵功函數(shù)調(diào)節(jié)層以及多晶石圭。
[0042]其中，所述柵極疊層的高度為所述第一、第二鰭片高度的1/2?3/4。
[0043]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型器件結(jié)構(gòu)，與現(xiàn)有技術(shù)中相比，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過改變Fin的高度來調(diào)節(jié)柵長，改善短溝道效應(yīng)。首先，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底結(jié)構(gòu)上方，與襯底結(jié)構(gòu)天然分離，因而使得該器件的無法發(fā)生源漏穿通，從而具有較低的亞閾態(tài)斜率及漏電流。其次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏相互平行且懸于襯底結(jié)構(gòu)上方，有效隔離了器件漏端電場對源端的影響，因而進(jìn)一步改善了器件的短溝道效應(yīng)，使器件具有較小的DIBL。再次，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底結(jié)構(gòu)上方且位于同一平面內(nèi)，因而便于制作源漏接觸。同時，本發(fā)明具有SOI結(jié)構(gòu)，位于襯底區(qū)域被柵極疊層覆蓋的溝道區(qū)具有SOI器件的優(yōu)良特性，具有良好的柵控能力以，克服了體硅器件中該區(qū)域柵控能力差的缺點。最后，由于本發(fā)明中襯底結(jié)構(gòu)溝道區(qū)被重?fù)诫s，完全處于開啟的狀態(tài)，不受柵極電壓控制，因此器件具有更高的工作電流。本發(fā)明提出的器件結(jié)構(gòu)在制作工藝上與現(xiàn)有FinFET工藝完全兼容，極大地提高了器件性能。
[0044]以下將參照附圖更詳細(xì)地描述本實發(fā)明。在各個附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0045]應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時，當(dāng)將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個區(qū)域?qū)⑽挥诹硪粚?、另一個區(qū)域“下面”或“下方”。
[0046]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0047]在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實現(xiàn)本發(fā)明。例如，襯底結(jié)構(gòu)和鰭片的半導(dǎo)體材料可以選自IV族半導(dǎo)體，如Si或Ge，或II1-V族半導(dǎo)體，如GaAs、InP、GaN、SiC，或上述半導(dǎo)體材料的疊層。
[0048]首先結(jié)合附圖對本發(fā)明的實施例1進(jìn)行詳細(xì)描述。
[0049]參見圖1，示出了本發(fā)明中的支撐襯底100。所述支撐襯底100材料為半導(dǎo)體材料，可以是硅，鍺，砷化鎵等，優(yōu)選的，在本實施例中，所用支撐襯底100的材料為硅，其厚度為100?500nm。接下來，如圖2所示，在所述支撐襯底100上方形成埋氧層。具體的，可以采用化學(xué)汽相淀積或原子層淀積的方法形成所述埋氧層101，所述埋氧層的厚度為20?50nm。最后，在所述埋氧層101上方形成頂層襯底150，也就是器件工作時的有效襯底區(qū)域；為了保證薄膜質(zhì)量，優(yōu)選的，采用原子層淀積的方法形成所述頂層襯底150，其厚度為20?50nmo
[0050]對于本發(fā)明中的U型FinFET結(jié)構(gòu)，其柵極結(jié)構(gòu)分為兩個部分，除了分別位于第一、第二鰭片上的被柵極疊層覆蓋的區(qū)域之外，位于鰭片之間頂層襯底150上被柵極疊層300覆蓋的區(qū)域也是器件溝道的一部分。由于襯底結(jié)構(gòu)厚度遠(yuǎn)大于鰭片的厚度，因此柵極對于位于襯底結(jié)構(gòu)上的溝道區(qū)域的控制能力相對較弱，對器件的工作電流形成一定的制約。為了改善這種情況，我們結(jié)合SOI技術(shù)對本發(fā)明進(jìn)行了改進(jìn)，采用SOI襯底代替體硅襯底，使得襯底區(qū)域的頂層硅150具有很薄的厚度，可以進(jìn)一步實現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；同時相比于體硅器件，本發(fā)明中采用SOI襯底可以進(jìn)一步減小漏電流，增強(qiáng)器件的柵控能力，從而大幅度提升器件性能。
[0051]接下來，如圖4所示，在所述頂層襯底150上依次外延生長溝道材料層110和源漏材料層120