一種cmos結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，具體地，涉及一種CMOS制造方法。
技術(shù)背景
[0002]摩爾定律指出:集成電路上可容納的晶體管數(shù)目每隔18個(gè)月增加一倍，性能也同時(shí)提升一倍。目前，隨著集成電路工藝和技術(shù)的發(fā)展，先后出現(xiàn)了二極管、MOSFET、FinFET等器件，節(jié)點(diǎn)尺寸不斷減小。然而，2011年以來(lái)，硅晶體管已接近了原子等級(jí)，達(dá)到了物理極限，由于這種物質(zhì)的自然屬性，除了短溝道效應(yīng)以外，器件的量子效應(yīng)也對(duì)器件的性能產(chǎn)生了很大的影響，硅晶體管的運(yùn)行速度和性能難有突破性發(fā)展。因此，如何在在無(wú)法減小特征尺寸的情況下，大幅度的提升硅晶體管的性能已成為當(dāng)前亟待解決的技術(shù)難點(diǎn)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種新型CMOS結(jié)構(gòu)及其制造方法，在現(xiàn)有工藝的基礎(chǔ)上使用一種新的器件結(jié)構(gòu)，即u型溝道的FinFET作為CMOS中的晶體管，使器件的柵長(zhǎng)不受footprint尺寸限制，有效地解決了短溝道效應(yīng)所帶來(lái)的問(wèn)題。具體的，該結(jié)構(gòu)包括:
[0004]襯底；
[0005]器件隔離區(qū)，所述器件隔離區(qū)將襯底分隔成第一區(qū)域和第二區(qū)域；
[0006]所述第一區(qū)域中包括第一鰭片和第二鰭片，第一源區(qū)、第一漏區(qū)分別位于第一、第二鰭片頂部區(qū)域，構(gòu)成具有u型溝道的NM0S結(jié)構(gòu)；
[0007]所述第二區(qū)域中包括第三鰭片和第四鰭片，第二源區(qū)、第二漏區(qū)分別位于第三、第四鰭片頂部區(qū)域，構(gòu)成具有u型溝道的PM0S結(jié)構(gòu)；
[0008]柵極疊層，所述柵極疊層覆蓋所述襯底和部分第一、第二、第三、第四鰭片底部的部分區(qū)域；
[0009]隔離區(qū)，所述隔離區(qū)用于隔離所述第一、第二源區(qū)、第一、第二漏區(qū)和柵極疊層。
[0010]其中，構(gòu)成所述第一區(qū)域的材料的電子遷移率大于硅中的電子遷移率。
[0011 ] 其中，構(gòu)成所述第一區(qū)域的材料為三五族化合物半導(dǎo)體材料。
[0012]其中，構(gòu)成所述第二區(qū)域的材料的空穴遷移率大于硅中的空穴遷移率。
[0013]其中，構(gòu)成所述第二區(qū)域的材料為鍺。
[0014]其中，所述第一、第二、第三、第四鰭片具有相同的高度、厚度和寬度。
[0015]其中，所述第一鰭片和第二鰭片之間的距離與第三鰭片和第四鰭片的距離相等，為5?50nmo
[0016]其中，所述器件隔離區(qū)的材料為二氧化硅和/或氮化硅。
[0017]其中，所述柵極疊層的高度為所述第一、第二、第三、第四鰭片高度的1/2?3/4。
[0018]相應(yīng)的，本發(fā)明還提出了一種CMOS器件制造方法，包括:
[0019]a.提供襯底；
[0020]b.在所述襯底上形成器件隔離區(qū)，所述器件隔離區(qū)將襯底分隔成第一區(qū)域和第二區(qū)域；
[0021]c.在所述第一區(qū)域中形成第一襯底，在所述第二區(qū)域中形成第二襯底；
[0022]d.在所述第一襯底上形成NM0S結(jié)構(gòu)，所述第二襯底上形成PM0S結(jié)構(gòu)，所述NM0S和PM0S結(jié)構(gòu)為具有U型溝道的FinFET器件。
[0023]其中，在步驟b中，形成所述器件隔離區(qū)的方法為:
[0024]在襯底上形成深孔，所述深孔將襯底平均的分隔成第一區(qū)域和第二區(qū)域；
[0025]在所述深孔中填充隔離介質(zhì)。
[0026]其中，在步驟c中，形成所述第一、第二襯底的方法為:
[0027]刻蝕襯底，在被所述隔離介質(zhì)曾包圍的第一區(qū)域和第二區(qū)域中形成第一、第二空位；
[0028]在所述第一空位中填充第一襯底材料，形成第一區(qū)域；
[0029]在所述第二空位中填充第二襯底材料，形成第二區(qū)域。
[0030]其中，形成第一區(qū)域時(shí)，采用原位摻雜的方法，在鰭片頂端形成一定的雜質(zhì)分布；其中，所述雜質(zhì)類型為N型雜質(zhì),其摻雜濃度為5.0el7cm 3?5.0el9cm 3。
[0031]其中，形成第二區(qū)域時(shí)，采用原位摻雜的方法，在鰭片頂端形成一定的雜質(zhì)分布，所述雜質(zhì)類型為P型雜質(zhì)，其摻雜濃度為5.0el7cm 3?5.0el9cm 3。
[0032]其中，在步驟d中，形成所述具有U型溝道的FinFET器件的方法為:
[0033]在所述第一、第二襯底材料中形成第一鰭片、第二鰭片、第三鰭片、第四鰭片；
[0034]在所述第一、第二、第三、第四鰭片之間形成柵極疊層，所述柵極疊層覆蓋所述第一、第二、第三、第四鰭片底部的部分區(qū)域；
[0035]在所述柵極疊層上方的第一、第二、第三、第四鰭片兩側(cè)形成隔離區(qū)。
[0036]其中，所述器件還包括位于第一、第二、第三、第四鰭片頂端的源漏區(qū)。
[0037]其中，所述源漏區(qū)所需要的摻雜分布形成于鰭片刻蝕之前，在形成第一區(qū)域和第二區(qū)域時(shí)通過(guò)原位摻雜的方法形成。
[0038]其中，所述源漏區(qū)所需要的摻雜分布形成于鰭片刻蝕之后，在形成柵極疊層之后通過(guò)側(cè)向散射的方法形成。
[0039]本發(fā)明在現(xiàn)有FinFET工藝的基礎(chǔ)上提出了一種新的U型器件結(jié)構(gòu)，與現(xiàn)有技術(shù)中相比，該結(jié)構(gòu)使器件具有垂直的溝道，因而在footprint尺寸不變的情況下，器件可以通過(guò)改變Fin的高度來(lái)調(diào)節(jié)柵長(zhǎng)，改善短溝道效應(yīng)。由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底上方，與襯底天然分離，因而使得該器件的無(wú)法發(fā)生源漏穿通，從而具有較低的亞閾態(tài)斜率及漏電流。由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏相互平行且懸于襯底上方，有效隔離了器件漏端電場(chǎng)對(duì)源端的影響，因而進(jìn)一步改善了器件的短溝道效應(yīng)，使器件具有較小的DIBL。同時(shí)，由于器件具有U型垂直溝道結(jié)構(gòu)，器件源漏懸于襯底上方且位于同一平面內(nèi)，因而便于制作源漏接觸。同時(shí)，由于U型器件沿鰭片寬度方向的結(jié)構(gòu)非對(duì)稱，因此本發(fā)明在現(xiàn)有工藝的基礎(chǔ)上提出了一種器件隔離方式，有效的避免了不同器件源漏之間形成互聯(lián)。此外，本發(fā)明采用不同的材料作為NM0S和PM0S的襯底，突破了硅材料對(duì)載流子遷移率的限制，使NM0S和PM0S的載流子遷移率都得到了顯著的增加，極大地提高了器件性能。本發(fā)明提出的器件結(jié)構(gòu)在制作工藝上與現(xiàn)有FinFET工藝完全兼容，極大地提高了器件性能。
【附圖說(shuō)明】
[0040]圖1?圖11示意性地示出了根據(jù)本發(fā)明中實(shí)施例中的方法形成U型FinFET器件各階段的示意圖。
[0041]圖中相同或相似的圖形代表相同的部件。
【具體實(shí)施方式】
[0042]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。
[0043]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0044]如圖11所示，本發(fā)明提供了一種FinFET結(jié)構(gòu)，包括:襯底100，為了與現(xiàn)有工藝很好的兼容，所述襯底100采用但不限于使用硅襯底；器件隔離區(qū)200，所述器件隔離區(qū)的材料為氧化硅，采用淺溝槽隔離的方法形成，將襯底分隔成第一區(qū)域120和第二區(qū)域110 ;所述第一區(qū)域中包括第一鰭片210和第二鰭片220，第一源區(qū)、第一漏區(qū)分別位于第一、第二鰭片頂部區(qū)域，構(gòu)成具有U型溝道的NM0S結(jié)構(gòu)；所述第二區(qū)域中包括第三鰭片230和第四鰭片240，第二源區(qū)、第二漏區(qū)分別位于第三、第四鰭片頂部區(qū)域，構(gòu)成具有U型溝道的PM0S結(jié)構(gòu)；柵極疊層300，所述柵極疊層可以采用但不限于金屬柵，由介質(zhì)層、高K介質(zhì)層、功函數(shù)調(diào)節(jié)層、金屬電極組成，覆蓋所述襯底和部分第一、第二、第三、第四鰭片底部的部分區(qū)域；隔離區(qū)250，所述隔離區(qū)用于隔離所述第一、第二源區(qū)、第一、第二漏區(qū)和柵極疊層。
[0045]其中，構(gòu)成所述第一區(qū)域120的材料的電子遷移率大于硅中的電子遷移率，該材料可以是三五族化合物半導(dǎo)體材料，也可以是其他電子遷移率大于硅的半導(dǎo)體材料。
[0046]其中，構(gòu)成所述第二區(qū)域110的材料的空穴遷移率大于硅中的空穴遷移率，該材料可以為鍺，也可以是其他電子遷移