半導(dǎo)體裝置的制造方法
【專利說明】半導(dǎo)體裝置
[0001](關(guān)聯(lián)申請的引用)
[0002]本申請以基于在2014年8月13日申請的在先日本專利申請第2014-164683號的優(yōu)先權(quán)利益為基礎(chǔ)，并且要求其利益，通過引用而在本文中包含其全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]在本文中說明的實施方式總體上涉及半導(dǎo)體裝置。
【背景技術(shù)】
[0004]根據(jù)高效的電力使用、節(jié)能化等的要求，要求降低用于電力控制等的半導(dǎo)體裝置的導(dǎo)通電阻。為了降低導(dǎo)通電阻，增大芯片上的元件區(qū)域是有效果的，但芯片尺寸會變大。在半導(dǎo)體裝置中，例如，存在具有與控制電極電連接了的布線的半導(dǎo)體裝置。在這樣的半導(dǎo)體裝置的情況下，能夠通過減少布線區(qū)域，拓寬元件區(qū)域而降低導(dǎo)通電阻。然而，由于減少了布線區(qū)域，所以有時布線電阻增加。

【發(fā)明內(nèi)容】

[0005]實施方式提供能夠抑制布線電阻的增加并且降低導(dǎo)通電阻的半導(dǎo)體裝置。
[0006]根據(jù)一個實施方式，半導(dǎo)體裝置包括:半導(dǎo)體層，具有第1面、以及與所述第1面相反一側(cè)的第2面；控制電極，設(shè)置于所述半導(dǎo)體層的第2面一側(cè)；以及布線，設(shè)置于所述第2面上，與所述控制電極電連接。所述布線具有設(shè)置于所述第2面上的第1部分、以及從所述第1部分到達(dá)所述半導(dǎo)體層中的至少一個第2部分。
[0007]根據(jù)上述構(gòu)成的半導(dǎo)體裝置，能夠提供能夠抑制布線電阻的增加并且降低導(dǎo)通電阻的半導(dǎo)體裝置。
【附圖說明】
[0008]圖1是例示實施方式的半導(dǎo)體裝置的示意剖面圖。
[0009]圖2是例示實施方式的半導(dǎo)體裝置的制造過程的示意剖面圖。
[0010]圖3是例示接著圖2的制造過程的示意剖面圖。
[0011]圖4是例示接著圖3的制造過程的示意剖面圖。
[0012]圖5是例示了用于形成溝槽(trench)的掩模圖案的俯視圖。
【具體實施方式】
[0013]以下，參照【附圖說明】實施方式。對附圖中的相同部分附加相同附圖標(biāo)記，并適當(dāng)省略其詳細(xì)說明，而對不同的部分進(jìn)行說明。此外，附圖是示意性的或概念性的，各部分的厚度與寬度的關(guān)系、部分之間的大小的比率等，不一定與現(xiàn)實中的相同。另外，即使在表示相同部分的情況下，有時也根據(jù)附圖而不同地表示相互之間的尺寸、比率。
[0014]進(jìn)而，使用各圖中所示的X軸、Y軸以及Z軸來說明各部分的配置以及構(gòu)成。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。另外，有時將Z方向設(shè)為上方、將其相反方向設(shè)為下方來說明。
[0015]在以下的說明中，將第1導(dǎo)電類型設(shè)為η型，將第2導(dǎo)電類型設(shè)為ρ型來說明。但是，并不限于此，也可以將第1導(dǎo)電類型設(shè)為Ρ型，將第2導(dǎo)電類型設(shè)為η型。
[0016]圖1是例示實施方式的半導(dǎo)體裝置1的示意剖面圖。半導(dǎo)體裝置1例如是具有溝槽棚.極構(gòu)造的功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。此外，實施方式并非限定于具有溝槽型柵極構(gòu)造的M0SFET，例如，也可以是具有平面型柵極構(gòu)造的M0SFET。
[0017]半導(dǎo)體裝置1具備半導(dǎo)體層10、控制電極(以下記為柵極電極20)、以及布線(以下記為柵極布線30)。半導(dǎo)體層10例如具有第1面10a、以及與第1面10a相反一側(cè)的第2面10b。柵極電極20設(shè)置于半導(dǎo)體層10的第2面10b —側(cè)。柵極布線30設(shè)置于第2面10b之上。
[0018]半導(dǎo)體層10具有例如第1層(以下記為η型漏極層13)、以及第2層(以下記為ρ型基極層15)。ρ型基極層15設(shè)置于η型漏極層13之上。η型漏極層13具有第1面10a。P型基極層15具有第2面10b。
[0019]柵極電極20設(shè)置于ρ型基極層15以及η型漏極層13之中。柵極電極20例如在從Ρ型基極層15朝向η型漏極層13的方向上延伸。柵極電極20的下端20a處于η型漏極層13之中。在該例子中，設(shè)置多個柵極電極20。
[0020]進(jìn)而，半導(dǎo)體層10具有第3層(以下記為η型源極層17)。η型源極層17選擇性地設(shè)置于Ρ型基極層15之上。η型源極層17在與第2面10b平行的第1方向(以下記為X方向)上，設(shè)置于相鄰的柵極電極20之間。
[0021]柵極布線30具有第1部分31以及第2部分33。第1部分31設(shè)置于第2面10b之上。第2部分33從第1部分31延伸向半導(dǎo)體層10之中。第2部分33例如在從ρ型基極層15朝向η型漏極層13的方向上延伸。第2部分33的下端33a處于ρ型基極層15之中。
[0022]柵極布線30通過未圖示的部分與柵極電極20電連接。柵極布線30例如將多個柵極電極20電連接。
[0023]進(jìn)而，半導(dǎo)體裝置1具有絕緣膜23、層間絕緣膜29、第1電極(以下記為漏極電極40)以及第2電極(以下記為源極電極50)。
[0024]絕緣膜23覆蓋半導(dǎo)體層10的第2面10b —側(cè)。絕緣膜23具有設(shè)置于柵極電極20與半導(dǎo)體層10之間的第1部分23a。第1部分23a作為柵極絕緣膜發(fā)揮功能。絕緣膜23具有設(shè)置于柵極布線30與第2面10b之間的第2部分23b。
[0025]層間絕緣膜29設(shè)置于各個柵極電極20之上。
[0026]漏極電極40設(shè)置于半導(dǎo)體層10的第1面10a —側(cè)。漏極電極40與半導(dǎo)體層10電連接。漏極電極40例如與η型漏極層13相接。
[0027]源極電極50選擇性地設(shè)置于第2面10b上。源極電極50例如以覆蓋層間絕緣膜29與η型源極層17的方式來設(shè)置。源極電極50與η型源極層17電連接。
[0028]圖2?圖4是說明實施方式的半導(dǎo)體裝置1的制造過程的示意性剖面圖。
[0029]如圖2 (a)所示，在半導(dǎo)體層10之上形成絕緣膜60。半導(dǎo)體層10是例如設(shè)置于硅基板上的硅層。另外，半導(dǎo)體層10也可以是硅基板。絕緣膜60例如是氧化硅膜(Si02)。
[0030]如圖2 (b)所示，在絕緣膜60之上形成抗蝕劑膜72。抗蝕劑膜72是使槽74以及槽76形成于在絕緣膜60之上形成了的抗蝕劑膜中而得到的。槽74以及槽76分別通過光刻法形成。槽74以及槽76分別連通到絕緣膜60。例如，槽74以及槽76分別在與第2面10b平行、且與X方向垂直的第2方向(以下記為Y方向)上延伸。槽74的X方向上的寬度比槽76的X方向上的寬度寬。
[0031]如圖2 (c)所示，在絕緣膜60中形成槽64與槽66。槽64以及槽66分別通過使用抗蝕劑膜72對絕緣膜60進(jìn)行蝕刻來形成。之后，抗蝕劑膜72被去除。槽64以及槽66分別連通到半導(dǎo)體層10。例如，槽64以及槽66分別在Y方向上延伸。槽64的X方向上的寬度比槽66的X方向上的寬度寬。
[0032]如圖3 (a)所示，在半導(dǎo)體層10的第2面10b —側(cè)，形成溝槽84與溝槽86。溝槽84以及溝槽86通過將設(shè)置了槽64以及槽66的絕緣膜60作為掩模，采用例如RIE (Reactive1n Etching,反應(yīng)離子蝕刻)選擇性地蝕刻半導(dǎo)體層10來形成。在此，將與第2面10b垂直、且從第1面10a朝向第2面10b的方向設(shè)為第3方向(以下記為Z方向)。并且，將與第3方向相反的方向設(shè)為-Z方向。
[0033]溝槽84的-Z方向上的深度比溝槽86的-Z方向上的深度深。這是基于微負(fù)載(microloading)效應(yīng)。例如，當(dāng)在寬度不同的槽中蝕刻半導(dǎo)體層10的情況下，在寬度寬的槽中的蝕刻速度比在寬度窄的槽中的蝕刻速度快。即，與X方向上的寬度寬的槽64連通的半導(dǎo)體層10的朝向-Z方向的蝕刻速度比與X方向上的寬度窄的槽66連通的半導(dǎo)體層10的朝向-z方向的蝕刻速度快。
[0034]如圖3(b)所示，絕緣膜23以覆蓋半導(dǎo)體層10的第2面10b —側(cè)