一種排除電性噪聲干擾的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造技術(shù)領(lǐng)域，尤其涉及一種應(yīng)用于半導(dǎo)體器件電性測(cè)試工藝的排除電性噪聲干擾的方法。
【背景技術(shù)】
[0002]隨著集成電路產(chǎn)業(yè)的發(fā)展，用戶的需求也向體積更小化、能耗更低化發(fā)展，轉(zhuǎn)變?yōu)閷?duì)設(shè)計(jì)和工藝的要求就是特征尺寸進(jìn)一步縮小，在保持器件性能的前提下降低工作電壓和電流。這不僅需要更先進(jìn)的制造工藝和材料，更需要更加精準(zhǔn)的量測(cè)工具和手法來判斷制造工藝是否達(dá)到要求。比如，進(jìn)入90納米技術(shù)節(jié)點(diǎn)后，器件的最小工作電壓僅僅只有不到I伏特，對(duì)應(yīng)的工作電流則小于I微安，而非工作狀態(tài)下的漏電流(1ff)更是小到PA級(jí)，類似這種針對(duì)極小電流的檢測(cè)對(duì)測(cè)試條件非常敏感，晶圓表面和周圍的靜電以及殘存在器件中的電荷都會(huì)對(duì)測(cè)試結(jié)果造成很大的干擾。
[0003]雖然測(cè)試方法已經(jīng)做了相應(yīng)的改進(jìn)，采取多次測(cè)試的方法可以降低干擾，并且在除靜電的小環(huán)境中完成，但還是無法完全避免殘存電荷對(duì)測(cè)試結(jié)果的影響，通常第一次測(cè)到的漏電流值比真實(shí)值高出近5?10倍，已經(jīng)遠(yuǎn)遠(yuǎn)超出產(chǎn)品規(guī)格，對(duì)測(cè)試結(jié)果判斷有很大影響，業(yè)界還沒有能夠排除電性噪聲的電性檢測(cè)方法。
[0004]目前半導(dǎo)體制造廠通常的做法是在完成后段連線后再對(duì)前段工藝的器件電性參數(shù)(WAT)做測(cè)試，采用尖端極細(xì)的探針與連接單一器件各端的金屬Pad相接觸，通過加載不同的電壓、電流組合收集相應(yīng)的電性參數(shù)(如圖1測(cè)試結(jié)構(gòu)圖所示)。在測(cè)試微小電流參數(shù)，例如1ff、Ileak時(shí)增加測(cè)試時(shí)間，讀取穩(wěn)定后的測(cè)試值有助于排除Pad表面的靜電，但這種方法不能排除半導(dǎo)體材料內(nèi)部無規(guī)則分布的電荷干擾。
[0005]以N型MOS器件為例(如圖2所示)，柵極氧化物與多晶硅柵位于源漏端之間，N型注入的源漏端位于P型阱中與周圍器件互相隔離。半導(dǎo)體工藝通常會(huì)用到電子束、離子束設(shè)備，以及分布在周圍環(huán)境的靜電，在逐層工藝后，材料內(nèi)、材料間可能無規(guī)則分布著一些自由電荷，在測(cè)試時(shí)通過連接線傳導(dǎo)到測(cè)試設(shè)備端，對(duì)測(cè)試結(jié)果產(chǎn)生影響。

【發(fā)明內(nèi)容】

[0006]鑒于上述問題，本發(fā)明提供一種排除電性噪聲干擾的方法，應(yīng)用于半導(dǎo)體器件的電性測(cè)試工藝，通過利用器件各組成部分形成的單一 P型/N型結(jié)構(gòu)，利用表面電荷積累形成的電勢(shì)差使材料內(nèi)無序電荷在電場(chǎng)作用下向一端聚集并釋放，以排除電性干擾對(duì)測(cè)試的影響。
[0007]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:
[0008]一種排除電性噪聲干擾的方法，應(yīng)用于半導(dǎo)體器件的電性測(cè)試工藝，其特征在于，包括:
[0009]將一完成后段銅連線工藝后的半導(dǎo)體器件放置于真空腔內(nèi)的工作臺(tái)上；
[0010]將與所述半導(dǎo)體器件背面接觸的工作臺(tái)接地，以保持“零”電勢(shì)；
[0011]利用聚焦電子束以特定的入射能量入射到所述半導(dǎo)體器件表面的待測(cè)試區(qū)域，以在所述半導(dǎo)體器件表面形成電勢(shì)差；
[0012]其中，形成的所述電勢(shì)差驅(qū)使所述半導(dǎo)體器件內(nèi)的無序電荷在電場(chǎng)作用下向一端聚集并釋放，以排除電性噪聲干擾對(duì)所述半導(dǎo)體器件電性測(cè)試的影響；以及
[0013]對(duì)所述半導(dǎo)體器件加載符合電性測(cè)試的偏壓條件，以進(jìn)行所述電性測(cè)試。
[0014]優(yōu)選的，上述排除電性噪聲干擾的方法，其中，所述真空腔體為帶電子束的真空腔體。
[0015]優(yōu)選的，上述排除電性噪聲干擾的方法，其中，利用聚焦電子束以特定的入射能量入射到所述半導(dǎo)體器件表面的待測(cè)試區(qū)域時(shí)，使所述聚焦電子束與所述半導(dǎo)體器件表面垂直，并平移掃過所述半導(dǎo)體器件表面的待測(cè)試區(qū)域。
[0016]優(yōu)選的，上述排除電性噪聲干擾的方法，其中，當(dāng)所述半導(dǎo)體器件為NMOS器件時(shí):
[0017]所述聚焦電子束的入射能量大于所述NMOS器件表面的移除電子量，以使所述NMOS器件表面呈負(fù)偏壓狀態(tài)，從而器件內(nèi)的無序電荷在負(fù)偏壓作用下向襯底聚集，并通過所述工作臺(tái)被釋放，以排除干擾電性測(cè)試的電荷。
[0018]優(yōu)選的，上述排除電性噪聲干擾的方法，其中，當(dāng)所述半導(dǎo)體器件為PMOS器件時(shí):
[0019]所述聚焦電子束的入射能量小于所述PMOS器件表面的移除電子量，以使所述PMOS器件表面呈正偏壓狀態(tài)。
[0020]優(yōu)選的，上述排除電性噪聲干擾的方法，其中，所述符合電性測(cè)試的偏壓條件為四端連續(xù)偏壓。
[0021]上述技術(shù)方案具有如下優(yōu)點(diǎn)或有益效果:本發(fā)明提供的一種排除電性噪聲干擾的方法，在半導(dǎo)體器件可接受測(cè)試(WAT)前，針對(duì)微小電流測(cè)試，以聚焦電子束做預(yù)處理，利用器件各組成部分形成的單一P型/N型結(jié)構(gòu)，利用表面電荷積累形成的電勢(shì)差使材料內(nèi)無序電荷在電場(chǎng)作用下向一端聚集并釋放，以排除電性干擾對(duì)測(cè)試的影響，從而使得后續(xù)的電性測(cè)試獲得穩(wěn)定準(zhǔn)確的測(cè)試結(jié)果。
【附圖說明】
[0022]通過閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明及其特征、夕卜形和優(yōu)點(diǎn)將會(huì)變得更加明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未可以按照比例繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。
[0023]圖1是現(xiàn)有技術(shù)中對(duì)半導(dǎo)體器件進(jìn)行電性測(cè)試的測(cè)試結(jié)構(gòu)圖；
[0024]圖2是電性測(cè)試時(shí)電荷干擾測(cè)試示意圖；
[0025]圖3是本發(fā)明的排除電性噪聲干擾的方法流程圖；
[0026]圖4是對(duì)半導(dǎo)體器件進(jìn)行聚焦電子束預(yù)處理的示意圖；
[0027]圖5是電子束入射能量與電子溢出量的關(guān)系圖；
[0028]圖6是實(shí)施例中NMOS器件表面電荷積累與排除示意圖。
【具體實(shí)施方式】
[0029]下面結(jié)合具體實(shí)施例對(duì)本發(fā)明的排除電性噪聲干擾的方法作詳細(xì)說明。
[0030]在做電性檢測(cè)時(shí)，與器件電性參數(shù)相關(guān)工藝，例如有源區(qū)、柵極圖形工藝，離子注入與離子激活工藝都已經(jīng)完成，各獨(dú)立器件皆可以正常運(yùn)作。但為了盡可能釋放材料內(nèi)無序電荷以排除其干擾，需要在器件內(nèi)部形成導(dǎo)通回路，無序電荷在導(dǎo)通回路的電場(chǎng)作用下被驅(qū)離出器件工作區(qū)。本發(fā)明要解決的正是排除半導(dǎo)體材料內(nèi)部電荷在微小電流參數(shù)測(cè)試時(shí)的干擾，使測(cè)試值更精確。
[0031]本發(fā)明的排除電性噪聲干擾的方法的原理是:半導(dǎo)體制造廠在產(chǎn)品器件參數(shù)可接受測(cè)試(WAT)時(shí)，針對(duì)微小電流測(cè)試，在讀取測(cè)試值前以聚焦電子束做預(yù)處理，再以預(yù)設(shè)偏壓獲得穩(wěn)定準(zhǔn)確的測(cè)試結(jié)果。本發(fā)明通過利用器件各組成部分形成的單一 P型/N型結(jié)構(gòu)，利用表面電荷積