刻劑可以腐蝕突起的表面的所有側(cè)面以加速蝕刻處理。各蝕刻處理的每個(gè)僅持續(xù)足夠長以使另一個(gè)材料相似地突起的時(shí)間。在目前正在被蝕刻的材料變得足夠凹進(jìn)使得蝕刻過程被RIE滯后(由移除的材料導(dǎo)致的蝕刻劑的稀釋或負(fù)載效應(yīng))減慢得不可忽視之前，應(yīng)終止每個(gè)處理并且應(yīng)開始對其它材料的蝕刻處理。因此，通過選擇各選擇性蝕刻的持續(xù)時(shí)間，按照基本上1:1的比例移除兩個(gè)材料并且具有蝕刻的特征件中的硅/半導(dǎo)體和氧化物之間的選擇性而保持最小的氮化物損失。一般而言，如本發(fā)明的實(shí)踐所一般希望的，通過每個(gè)交替的氣體蝕刻劑的蝕刻處理的每個(gè)循環(huán)的持續(xù)時(shí)間應(yīng)該在10秒到20秒的數(shù)量級，但是蝕刻速率可以通過增加RF功率和/或氣流或壓力來增加。
[0046]具體地，并參照圖12，將氧化物示出為在已被優(yōu)選地凹進(jìn)了的鰭的頂部上突起，如上文所提及的，因而優(yōu)選地首先對所述氧化物進(jìn)行蝕刻。繼續(xù)此蝕刻處理，直到氧化物凹進(jìn)到鰭的頂部之下相似的程度，如圖12的第二剖面圖中示出的。然后停止用于蝕刻氧化物的處理，并且開始用于蝕刻鰭的硅/半導(dǎo)體的處理。如圖12中的第三剖面圖中所示出的，當(dāng)已經(jīng)將所述鰭凹進(jìn)到氧化物再次突起的程度時(shí)以及在蝕刻處理被蝕刻劑負(fù)載/RIE滯后減慢之前，停止該處理。這完成了根據(jù)本發(fā)明的循環(huán)蝕刻的第一個(gè)循環(huán)，并且使表面與圖12的第一剖面圖拓?fù)涞叵嗨?，但使整個(gè)表面凹進(jìn)到形成所述鰭的晶片或硅層之中。
[0047]如圖12的第四剖面圖和第五剖面圖所描述的，通過交替材料蝕刻的進(jìn)一步循環(huán)繼續(xù)此處理。優(yōu)選地，鑒于最后的循環(huán)或最后的硅/半導(dǎo)體蝕刻處理(循環(huán)N-1)在氧化物的基部的水平處終止，并且如圖12的第五剖面圖中所示的僅將氧化物沉積物留在溝槽的底部上，使得當(dāng)將其移除(例如，通過對半導(dǎo)體材料和氮化物有選擇性地進(jìn)行對氧化物的進(jìn)一步或最后的蝕刻)，產(chǎn)生基本上為平面的硅/半導(dǎo)體表面，如圖12的第六剖面圖中所示。這樣做使得用于隔離結(jié)構(gòu)的溝槽通過最后的硅/半導(dǎo)體蝕刻來完成以進(jìn)一步將所述溝槽凹進(jìn)到硅/半導(dǎo)體材料中的期望的程度。
[0048]然后可以通過以下操作來完成finFET:將隔離結(jié)構(gòu)部分沉積到留在剩下的鰭的側(cè)面上的保護(hù)性氧化物的底部；移除所述保護(hù)性氧化物；通過對鰭的末端執(zhí)行任何期望的摻雜和/或硅化以形成低電阻源極和漏極區(qū)和/或延伸注入來在剩下的鰭上形成柵極電介質(zhì)和電極結(jié)構(gòu)(例如，柵極疊層)；通過完成對溝槽的填充來完成隔離結(jié)構(gòu)；以及按照finFET所要求的完成電連接。
[0049]應(yīng)理解，根據(jù)本發(fā)明，盡管整體循環(huán)蝕刻處理可能需要較長一些的整體時(shí)間來完成，需要的時(shí)間保持與結(jié)合圖6F、圖7-8或圖11所討論的處理的可比性，而總共的硅/半導(dǎo)體和氧化物的蝕刻時(shí)間可通過提供盡可能快地執(zhí)行所有的材料的移除而顯著減小，這是根據(jù)以下事實(shí)得出的:所述蝕刻處理從來不被蝕刻劑負(fù)載減慢，并且由于在其它材料的表面之上的材料突起而加速。就是說，根據(jù)本發(fā)明，只有在蝕刻處理之間切換(例如，清潔反應(yīng)器皿，如果必要的話)所需的時(shí)間(如果有的話)是循環(huán)蝕刻處理所需的額外時(shí)間。這樣的整體蝕刻時(shí)間的減少允許對氮化物的侵蝕保持在10 %或更少，而反應(yīng)交界面或蝕刻邊界保持為基本平坦，僅有一種材料相對于另一種材料的小的突起，并且通過相同的表征，每個(gè)材料的部分基本上由基本上超過其全高的另一種材料的部分支撐，而上文結(jié)合圖11所討論的處理中注意到的問題已完全消除。而且，通過將對氮化物蓋的侵蝕保持在10%或更少，基本阻止了鰭幾何結(jié)構(gòu)和電學(xué)特性的改變。
[0050]鑒于上述內(nèi)容，可以看到，本發(fā)明的循環(huán)選擇性蝕刻可應(yīng)用到任何形成finFET的鰭的技術(shù)，并且鰭幾何結(jié)構(gòu)的一致性和電學(xué)特性基本上受到保護(hù)，而阻止了諸如上文結(jié)合圖11所說明的問題以及會明顯降低制造成品率的問題，同時(shí)明顯增強(qiáng)了蝕刻處理對氮化物的選擇性。本發(fā)明提供一種比起其它已知處理更魯棒的處理容差窗口，并且能使用簡化了的用于將硬掩模圖案化的掩模的組(有時(shí)被稱為圖案化堆)以及潛在地簡化了的集成方案。本發(fā)明提供分開形成的局部隔離和阱隔離結(jié)構(gòu)同時(shí)防止鰭側(cè)壁曝露于多個(gè)OPL移除處理，因而將由于氧化導(dǎo)致的鰭材料的損失最小化。
[0051]盡管已經(jīng)就單個(gè)優(yōu)選實(shí)施例對本發(fā)明進(jìn)行了說明，本領(lǐng)域技術(shù)人員會認(rèn)識到，在所附權(quán)利要求的精神和范圍內(nèi)，可以在實(shí)施本發(fā)明時(shí)做出修改。
【主權(quán)項(xiàng)】
1.一種由包括過剩的鰭的結(jié)構(gòu)形成用于隔離結(jié)構(gòu)的溝槽的方法，所述過剩的鰭由半導(dǎo)體材料的層形成，在所述鰭之間沉積有局部隔離材料，所述方法包括以下步驟: 在所述局部隔離材料和所述鰭之上沉積硬掩模材料， 將所述硬掩模材料圖案化，以及 進(jìn)行如下循環(huán)蝕刻:相對所述硬掩模材料和所述局部隔離材料選擇性地蝕刻所述鰭，交替地相對所述鰭和所述硬掩模材料選擇性地蝕刻所述局部隔離材料。2.根據(jù)權(quán)利要求1所述的方法，還包括以下步驟: 根據(jù)所述硬掩模，蝕刻超過所述鰭的基部的所述半導(dǎo)體材料。3.根據(jù)權(quán)利要求2所述的方法，其中根據(jù)所述硬掩模蝕刻所述半導(dǎo)體材料的所述步驟提供所述溝槽的底部的基本上平坦的平面。4.根據(jù)權(quán)利要求3所述的方法，其中當(dāng)所述鰭和所述局部隔離材料中的一個(gè)突起在所述鰭和所述局部隔離材料中的另一個(gè)之上達(dá)到預(yù)定距離時(shí)，開始和終止所述循環(huán)蝕刻的相應(yīng)循環(huán)。5.根據(jù)權(quán)利要求1所述的方法，其中當(dāng)所述鰭和所述局部隔離材料中的一個(gè)突起在所述鰭和所述局部隔離材料中的另一個(gè)之上達(dá)到預(yù)定距離時(shí)，開始和終止所述循環(huán)蝕刻的相應(yīng)循環(huán)。6.根據(jù)權(quán)利要求1所述的方法，還包括以下步驟: 在所述溝槽中沉積隔離材料。7.根據(jù)權(quán)利要求6所述的方法，還包括以下步驟: 根據(jù)所述硬掩模蝕刻所述半導(dǎo)體材料。8.根據(jù)權(quán)利要求7所述的方法，其中根據(jù)所述硬掩模蝕刻所述半導(dǎo)體材料的所述步驟提供所述溝槽的底部的基本上平坦的表面。9.根據(jù)權(quán)利要求8所述的方法，其中當(dāng)所述鰭和所述局部隔離材料中的一個(gè)突起在所述鰭和所述局部隔離材料中的另一個(gè)之上達(dá)到預(yù)定距離時(shí)，開始和終止所述循環(huán)蝕刻的相應(yīng)循環(huán)。10.根據(jù)權(quán)利要求1所述的方法，其中通過側(cè)壁圖像轉(zhuǎn)移技術(shù)形成所述鰭。11.根據(jù)權(quán)利要求1所述的方法，其中通過節(jié)距分解光刻技術(shù)形成所述鰭。12.—種半導(dǎo)體集成電路，包括 多個(gè) finFET， 多個(gè)局部隔離結(jié)構(gòu)，介于所述多個(gè)finFET中的由第一距離分隔開的兩個(gè)finFET之間，以及 至少一個(gè)隔離結(jié)構(gòu)，介于由比所述第一距離大的第二距離分隔開的兩個(gè)finFET之間。13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述至少一個(gè)隔離結(jié)構(gòu)延伸到比所述多個(gè)局部隔離結(jié)構(gòu)更大的深度。14.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述多個(gè)finFET的鰭具有基本上相同的幾何結(jié)構(gòu)。15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其中所述局部隔離結(jié)構(gòu)的一部分位于所述至少一個(gè)隔離結(jié)構(gòu)的邊界處的所述鰭的側(cè)面。16.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述局部隔離結(jié)構(gòu)的一部分位于所述至少一個(gè)隔離結(jié)構(gòu)的邊界處的所述鰭的側(cè)面。17.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述半導(dǎo)體材料是硅。18.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述局部隔離材料是氧化硅。19.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中所述至少一個(gè)隔離結(jié)構(gòu)由氧化硅形成。20.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其中每個(gè)finFET的鰭包括硬掩模材料的至ΠΠ ο21.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路，其中所述硬掩模材料的蓋包括半導(dǎo)體材料的氮化物。22.根據(jù)權(quán)利要求21所述的半導(dǎo)體集成電路，其中所述半導(dǎo)體材料的氮化物是氮化娃。
【專利摘要】諸如通過在反應(yīng)離子蝕刻期間交替氣體來循環(huán)地交替蝕刻劑，交替地并循環(huán)地對形成finFET的鰭的半導(dǎo)體材料和介于所述鰭之間的局部隔離材料的交錯(cuò)的結(jié)構(gòu)執(zhí)行蝕刻。當(dāng)半導(dǎo)體材料和局部隔離材料的一個(gè)在半導(dǎo)體材料和局部隔離材料的另一個(gè)之上突起一段預(yù)設(shè)的距離時(shí)，優(yōu)選將蝕刻劑替換。由于突起的表面比凹進(jìn)的表面蝕刻得更快，整體蝕刻處理加快，并且以更少的時(shí)間完成，使得對其它材料(蝕刻劑對其選擇性不理想)的侵蝕減少并且允許改進(jìn)對溝槽的蝕刻以形成改進(jìn)的隔離結(jié)構(gòu)。
【IPC分類】H01L29/423, H01L21/336
【公開號】CN105190853
【申請?zhí)枴緾N201480023493
【發(fā)明人】S·K·卡納卡薩巴帕西, S·A·西格, T·E·斯坦達(dá)爾特, Y·尹
【申請人】國際商業(yè)機(jī)器公司
【公開日】2015年12月23日
【申請日】2014年10月23日
【公告號】US9209178, US20150145065, WO2015074472A1