形成第三特定鰭546?？稍趨^(qū)劃526中使用第二高摻雜層542和第二低摻雜層544來形成第四特定鰭548。第二高摻雜層542可用N型摻雜物或P型摻雜物來摻雜。
[0063]在第六處理階段512，可通過(例如，經(jīng)由電介質(zhì)沉積和膜沉積)向每個特定鰭536、538、546、548添加?xùn)艠O(未示出)、源極(未示出)和漏極(未示出)并通過蝕刻掉特定量的氧化層516來形成包括第一特定鰭536的第一特定FinFET 550、包括第二特定鰭538的第二特定FinFET 552、包括第三特定鰭546的第三特定FinFET 554、和包括第四特定鰭548的第四特定FinFET 556。第一特定FinFET 550和第二特定FinFET 552可具有相同的有效鰭高度(如由圖5中的箭頭指示的)，其對應(yīng)于圖1的第一有效鰭高度130。第三特定FinFET554和第四特定FinFET 556可具有相同的有效鰭高度(如由圖5中的箭頭指示的)，其對應(yīng)于圖1的第二有效鰭高度132。第一特定FinFET 550、第二特定FinFET 552、第三特定FinFET 554、第四特定FinFET 556、或其任何組合可形成鰭式半導(dǎo)體器件。該鰭式半導(dǎo)體器件可以是圖1的鰭式半導(dǎo)體器件100。
[0064]圖6解說了用于制造包括帶有具有不同有效鰭高度的鰭的FinFET的鰭式半導(dǎo)體器件的過程600的另一特定實施例。過程600可使用交疊離子注入物來控制一 FinFET與另一 FinFET之間的有效鰭高度差異。
[0065]在第一處理階段602，可在圖1的基板102的表面上形成第一墊氧化層676。在形成第一墊氧化層676之后，離子注入物614可被注入到第一墊氧化層676中并注入到基板102中。離子注入物614可被注入到第一深度，以使得至少一種離子注入物614被注入到第一墊氧化層676的區(qū)域678中且至少一種離子注入物614被注入到基板102的區(qū)域616中。在第二處理階段604，可移除包括區(qū)域678的第一墊氧化層676 (例如，使用濕法或干法蝕刻)。可在基板102的表面上形成第一外延層618。區(qū)域616可具有比第一外延層618高的摻雜濃度。
[0066]在第三處理階段606，可在第一外延層618的表面上形成第二墊氧化層620?？稍诘诙|氧化層620之上形成光阻掩模622以使得穿通區(qū)域624被暴露。附加離子注入物626可被注入到第二深度，以使得至少一種附加離子注入物626被注入到第二墊氧化層620的區(qū)域628中且至少一種附加離子注入物626被注入到第一外延層618的區(qū)域630中。附加離子注入物626可具有與離子注入物614相同的摻雜濃度。區(qū)域630可與區(qū)域616的一部分交疊。
[0067]在第四處理階段608，可移除光阻掩模622、包括區(qū)域628的第二墊氧化層620 (例如，使用濕法或干法蝕刻)?？稍诨?02的表面上形成第二外延層632。第二外延層632可具有與第一外延層618相同的摻雜濃度。
[0068]在第五處理階段610，可形成第一特定鰭634、第二特定鰭636、第三特定鰭638、和第四特定鰭640 (例如，經(jīng)由光刻和蝕刻)。第一特定鰭634可包括第一高摻雜區(qū)域642和第一低摻雜區(qū)域644。第一高摻雜區(qū)域642可包括區(qū)域616的一部分。第一低摻雜區(qū)域644可包括第一外延層618的至少一部分和第二外延層632的至少一部分。第二特定鰭636可包括第二高摻雜區(qū)域646和第二低摻雜區(qū)域648。第二高摻雜區(qū)域646可包括區(qū)域616的至少一部分。第二低摻雜區(qū)域648可包括第一外延層618的至少一部分和第二外延層632的至少一部分。第一高摻雜區(qū)域642和第二高摻雜區(qū)域646可具有第一高度。
[0069]第三特定鰭638可包括第三高摻雜區(qū)域650和第三低摻雜區(qū)域652。第三高摻雜區(qū)域650可包括區(qū)域616的至少一部分和區(qū)域630的至少一部分。第三低摻雜區(qū)域652可包括第二外延層632的至少一部分。第四特定鰭640可包括第四高摻雜區(qū)域654和第四低摻雜區(qū)域656。第四高摻雜區(qū)域654可包括區(qū)域616的至少一部分和區(qū)域630的至少一部分。第四低摻雜區(qū)域656可包括第二外延層632的至少一部分。第三高摻雜區(qū)域650和第四高摻雜區(qū)域654可具有不同于第一高度的第二高度?？煞謩e在每個特定鰭634-640的頂表面上形成STI硬掩模658、660、662、664?？稍诨?02的表面上沒有被特定鰭634-640占用的區(qū)域上形成STI氧化層666。
[0070]在第六處理階段612，可通過(例如，經(jīng)由電介質(zhì)沉積和膜沉積)向每個特定鰭634-640添加?xùn)艠O(未示出)、源極(未示出)和漏極(未示出)并通過蝕刻掉特定量的氧化層666來形成包括第一特定鰭634的第一特定FinFET668、包括第二特定鰭636的第二特定FinFET 670、包括第三特定鰭638的第三特定FinFET 672、和包括第四特定鰭640的第四特定FinFET 674。第一特定FinFET 668和第二特定FinFET 670可具有相同的有效鰭高度(如由圖6中的箭頭指示的)，其對應(yīng)于圖1的第一有效鰭高度130。第三特定FinFET 672和第四特定FinFET 674可具有相同的有效鰭高度(如由圖6中的箭頭指示的)，其對應(yīng)于圖1的第二有效鰭高度132。第一特定FinFET 668、第二特定FinFET670、第三特定FinFET672、第四特定FinFET 674、或其任何組合可形成鰭式半導(dǎo)體器件。該鰭式半導(dǎo)體器件可以是圖1的鰭式半導(dǎo)體器件100。
[0071]圖7解說了用于制造包括帶有具有不同有效鰭高度的鰭的FinFET的鰭式半導(dǎo)體器件的過程700的另一特定實施例。過程700可在鰭形成之后將離子注入物注入到基板中。
[0072]在第一處理階段702，可在圖1的基板102的表面上形成STI氧化物/SiN層714。在第二處理階段704，可通過蝕刻掉基板102的諸部分和STI氧化物/SiN層714的諸部分來形成第一特定鰭716、第二特定鰭718、第三特定鰭720、和第四特定鰭722。每個特定鰭716-722可包括STI氧化物/SiN層714的至少剩余部分以及基板102的至少一部分。在第三處理階段706，可在基板102的表面上沒有被特定鰭716-722占用的區(qū)域上形成STI氧化層 724。
[0073]在第四處理階段708，可在第一特定鰭716和第二特定鰭718之上形成光阻掩模726。第一離子注入物728可通過低能量橫向分散注入被注入到第三特定鰭720的一區(qū)域中的第一深度。該區(qū)域可包括基板102的部分。第一離子注入物728還可被注入到第四特定鰭722的一區(qū)域中的第一特定深度。第四特定鰭722的該區(qū)域可包括基板102的部分。
[0074]在第五處理階段710，可移除光阻掩模726、以及STI氧化層724的部分(例如，使用濕法或干法蝕刻)。第二離子注入物730可通過低能量橫向分散注入被注入到每個特定鰭716-722中的第二深度。在特定實施例中，第一離子注入物728和/或第二離子注入物是經(jīng)由橫向分散摻雜來注入的。第二深度可不同于第一深度。第二離子注入物730可被注入到第三特定鰭720和第四特定鰭722中，以使得第二離子注入物730與第一離子注入物728交疊。第一離子注入物728和第二離子注入物730可具有相同的摻雜濃度。第一離子注入物728和第二離子注入物730可具有與基板102不同的摻雜濃度。在特定實施例中，第一離子注入物728和第二離子注入物730是N型摻雜物。在另一特定實施例中，第一離子注入物728和第二離子注入物730是P型摻雜物。
[0075]第一特定鰭716中包括第二離子注入物730的區(qū)域可以是第一高摻雜區(qū)域，而第一特定鰭716中包括基板102的部分的區(qū)域可以是第一低摻雜區(qū)域。第二特定鰭718中包括第二離子注入物730的區(qū)域可以是第二高摻雜區(qū)域，而第二特定鰭718中包括基板102的部分的區(qū)域可以是第二低摻雜區(qū)域。第一高摻雜區(qū)域和第二高摻雜區(qū)域可具有第一高度。
[0076]第三特定鰭720中包括第一離子注入物728和第二離子注入物730的區(qū)域可以是第三高摻雜區(qū)域。第三特定鰭720中包括基板102的部分的區(qū)域可以是第三低摻雜區(qū)域。第四特定鰭722中包括第一離子注入物728和第二離子注入物730的區(qū)域可以是第四高摻雜區(qū)域，而第四特定鰭722中包括基板102的部分的區(qū)域可以是第四低摻雜區(qū)域。第三高摻雜區(qū)域和第四高摻雜區(qū)域可具有第二高度。第二高度可不同于第一高度。
[0077]在第六處理階段712，可通過蝕刻掉STI氧化物/SiN層714的剩余部分以及STI氧化層724的一部分并通過(例如，經(jīng)由電介質(zhì)沉積、膜沉積、光刻和蝕刻)向每個特定鰭716-722添加?xùn)艠O(未示出)、源極(未示出)和漏極(未示出)來形成包括第一特定鰭716的第一特定FinFET 732、包括第二特定鰭718的第二特定FinFET 734、包括第三特定鰭720的第三特定FinFET 736、和包括第四特定鰭722的第四特定FinFET 738。第一特定FinFET732和第二特定FinFET 734可具有相同的有效鰭高度(如由圖7中的箭頭指示的)，其對應(yīng)于圖1的第一有效鰭高度130。第三特定FinFET 736和第四特定FinFET 738可具有相同的有效鰭高度(如由圖7中的箭頭指示的)，其對應(yīng)于圖1的第二有效鰭高度132。第一特定FinFET 732、第二特定FinFET 734、第三特定FinFET736、第四特定FinFET 738、或其任何組合可形成鰭式半導(dǎo)體器件。該鰭式半導(dǎo)體器件可以是圖1的鰭式半導(dǎo)體器件100。
[0078]圖8解說了用于制造包括帶有具有不同有效鰭高度的鰭的FinFET的互補金屬氧化物半導(dǎo)體(CMOS)器件的過程800的特定實施例。在第一處理階段802，可在圖1的基板102的表面上形成墊氧化層810?？稍趬|氧化層810的表面上形成第一光阻掩模812，以使得第一穿通區(qū)劃814被暴露。N型離子注入物816可通過第一穿通區(qū)劃814被注入到第一深度。N型離子注入物816可被注入到第一深度，以使得至少一種N型離子注入物816被注入到墊氧化層810的區(qū)域818中且至少一種N型離子注入物816被注入到基板102的區(qū)域820 中。
[0079]在第二處理階段804，可移除第一光阻掩模812 (例如，使用灰化和濕法清潔)，并且可在墊氧化層810的表面上形成第二光阻掩模822，以使得第二穿通區(qū)劃824被暴露。P型離子注入物826可通過第二穿通區(qū)劃824被注入到第一深度。P型離子注入物826可被注入到第一深度，以使得至少一種P型離子注入物826被注入到墊氧化層810的區(qū)域828中且至少一種P型離子注入物826被注入到基板102的區(qū)域830中。在特定實施例中，P型離子注入物826可具有與N型離子注入物816不同的摻雜濃度。在另一特定實施例中，P型離子注入物826可具有與N型離子注入物816相同的摻雜濃度。
[0080]在第三處理階段806，可從基板102的表面移除第二光阻掩模822、包括區(qū)域818、828的墊氧化層810 (例如，使用灰化、濕法清潔、以及濕法或干法蝕刻)。可在基板102的表面上形成外延層832。區(qū)域820可具有與外延層832不同的摻雜濃度。區(qū)域820可具有與外延層832不同的摻雜濃度。區(qū)域830可具有與外延層832不同的摻雜濃度?？砂凑张c圖6的制造過程600中描述的方式類似的方式來形成第一特定鰭834、第二特定鰭836、第三特定鰭838、和第四特定鰭840。
[0081]在第四處理階段808，可按照與圖6的制造過程600中描述的方式類似的方式來形成包括第一特定鰭834的第一特定FinFET 842、包括第二特定鰭836的第二特定FinFET844、包括第三特定鰭838的第三特定FinFET 846、和包括第四特定鰭840的第四特定FinFET 848。第一特定FinFET 842和第二特定FinFET 844可形成PMOS半導(dǎo)體器件。第三特定FinFET 846和第四特定Fi