熔絲結(jié)構(gòu)以及包括該熔絲結(jié)構(gòu)的半導體裝置的制造方法
【專利說明】熔絲結(jié)構(gòu)以及包括該熔絲結(jié)構(gòu)的半導體裝置
[0001]本申請要求于2014年4月3日在韓國知識產(chǎn)權(quán)局提交的第10-2014-0040081號韓國專利申請的優(yōu)先權(quán)和由該專利申請產(chǎn)生的所有權(quán)益，所述專利申請的內(nèi)容通過引用全部包含于此。
技術(shù)領域
[0002]本公開的實施例針對一種熔絲結(jié)構(gòu)和一種包括該熔絲結(jié)構(gòu)的半導體裝置。
【背景技術(shù)】
[0003]在半導體領域中，可以出于各種目的而使用熔絲。例如，就存儲裝置而言，為了提高芯片的良率，在修復工藝中使用熔絲以通過冗余存儲單元來替換次的存儲單元。除修復工藝之外，還可在芯片識別步驟之后的階段中使用熔絲來定制芯片以優(yōu)化芯片特性，所述芯片識別步驟記錄有關芯片制造歷史或出廠的信息。
[0004]可基于編程方法將這樣的熔絲簡單地分為激光熔絲和電熔絲。激光熔絲被構(gòu)造成使用激光來選擇性地編程(即，短路)，電熔絲被構(gòu)造成使用電流來選擇性地編程。

【發(fā)明內(nèi)容】

[0005]本公開的實施例可提供一種熔絲結(jié)構(gòu)，所述熔絲結(jié)構(gòu)可通過使用包括厚度不同的部分的導電圖案來改善熔斷性能。
[0006]本公開的另外的實施例可提供一種半導體裝置，所述半導體裝置包括熔絲結(jié)構(gòu)，所述熔絲結(jié)構(gòu)可通過使用包括厚度不同的部分的導電圖案來改善熔斷性能。
[0007]本公開的實施例的附加特征將在下面的描述中部分地進行闡述，并且對于普通技術(shù)人員部分地將變得明顯。
[0008]在本公開的一個實施例中，提供了一種熔絲結(jié)構(gòu)，所述熔絲結(jié)構(gòu)包括:設置在場絕緣層中的第一鰭狀圖案，所述第一鰭狀圖案包括在第一場絕緣層的上表面上方突出的上表面；在場絕緣層上的導電圖案，與第一鰭狀圖案交叉；第一半導體區(qū)，位于導電圖案的至少一側(cè)上；以及第一接觸件和第二接觸件，設置在第一鰭狀圖案的兩側(cè)上的導電圖案上。
[0009]導電圖案在第一鰭狀圖案上具有第一厚度，在場絕緣層上具有第二厚度，并且第一厚度和第二厚度彼此不同。
[0010]導電圖案與第一鰭狀圖案疊置的區(qū)域的寬度等于導電圖案的寬度，第一半導體區(qū)位于導電圖案的兩側(cè)上。
[0011]場絕緣層可包括第一區(qū)和第二區(qū)，場絕緣層的第一區(qū)與第一鰭狀圖案的長側(cè)面接觸，場絕緣層的第二區(qū)與第一鰭狀圖案的短側(cè)面接觸，第二區(qū)的高度高于第一區(qū)的高度。
[0012]導電圖案的一部分設置在第二場絕緣層上。
[0013]第一半導體區(qū)被電浮置。
[0014]熔絲結(jié)構(gòu)還可包括設置在第一半導體區(qū)的上表面上的金屬合金層。
[0015]熔絲結(jié)構(gòu)還可包括設置在場絕緣層中的第二鰭狀圖案以及位于導電圖案的至少一側(cè)上的第二半導體區(qū)，所述第二鰭狀圖案包括在場絕緣層的上表面上方突出的上表面并且與導電圖案交叉。
[0016]第一半導體區(qū)連接到第二半導體區(qū)。
[0017]不同的電壓被分別施加到第一接觸件和第二接觸件。
[0018]在本公開的另一實施例中，提供了一種熔絲結(jié)構(gòu)，所述熔絲結(jié)構(gòu)包括:鰭狀圖案，在第一方向上延伸；以及導電圖案，在與第一方向不同的第二方向上延伸并且橫穿鰭狀圖案。導電圖案的與鰭狀圖案交叉的第一區(qū)的第一厚度小于導電圖案的不與鰭狀圖案交叉的第二區(qū)的第二厚度，通過將電信號施加到導電圖案的兩端來對熔絲編程，其中，第一區(qū)的電阻增大。
[0019]在本公開的又一實施例中，提供了一種半導體裝置，所述半導體裝置包括:在縱向方向上彼此平行的第一鰭狀圖案和第二鰭狀圖案，設置在第一場絕緣層上，第一鰭狀圖案和第二鰭狀圖案均包括在第一場絕緣層的上表面上方突出的上表面；在第一場絕緣層上的導電圖案，與第一鰭狀圖案交叉；設置在第一鰭狀圖案的兩側(cè)上的導電圖案上的第一接觸件和第二接觸件，具有被施加的不同的電壓；設置在第一場絕緣層上的第一柵電極，與第二鰭狀圖案交叉；以及源極/漏極，設置在第一柵電極的兩側(cè)上，其中，源極/漏極的一側(cè)電連接到第一接觸件。
[0020]導電圖案在第一鰭狀圖案上具有第一厚度，在第一場絕緣層上具有第二厚度，并且第一厚度不同于第二厚度。
[0021]第一鰭狀圖案直接連接到第二鰭狀圖案。
[0022]半導體裝置還可包括位于第一鰭狀圖案與第二鰭狀圖案之間的第二場絕緣層。
[0023]導電圖案的一部分設置在第二場絕緣層上。
[0024]半導體裝置還可包括設置在第二場絕緣層上的第二柵電極，并且第二柵電極被電浮置。
[0025]半導體裝置還可包括設置在第一場絕緣層中的面對第二鰭狀圖案且與第二鰭狀圖案平行的至少一個第三鰭狀圖案，所述至少一個第三鰭狀圖案的上表面在第一場絕緣層的上表面上方突出。
[0026]半導體裝置還可包括設置在第一場絕緣層中的至少一個第四鰭狀圖案，所述至少一個第四鰭狀圖案面對第一鰭狀圖案且與第一鰭狀圖案平行并且與第一柵電極交叉，所述至少一個第四鰭狀圖案的上表面在第一場絕緣層的上表面上方突出。
[0027]半導體裝置還可包括位于導電圖案的至少一側(cè)上的半導體區(qū)。
【附圖說明】
[0028]圖1和圖2是根據(jù)本公開的實施例的熔絲結(jié)構(gòu)的布局圖和透視圖。
[0029]圖3是沿圖1的線A-A切割的剖視圖。
[0030]圖4是沿圖1的線B-B切割的剖視圖。
[0031]圖5是沿圖1的線C-C切割的剖視圖。
[0032]圖6至圖8是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0033]圖9和圖10是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0034]圖11是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0035]圖12和圖13是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0036]圖14和圖15是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的布局圖和透視圖。
[0037]圖16是沿圖14的線D-D切割的剖視圖。
[0038]圖17是沿圖14的線E-E切割的剖視圖。
[0039]圖18至圖20是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0040]圖21是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0041]圖22是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0042]圖23是根據(jù)本公開的另一實施例的熔絲結(jié)構(gòu)的圖。
[0043]圖24是根據(jù)本公開的另一實施例的半導體裝置的布局圖。
[0044]圖25是根據(jù)圖24的半導體裝置的透視圖。
[0045]圖26是沿圖24的線H-H切割的剖視圖。
[0046]圖27是沿圖24的線1_1切割的剖視圖。
[0047]圖28是根據(jù)圖24的半導體裝置的等效電路圖。
[0048]圖29是根據(jù)本公開的另一實施例的半導體裝置的圖。
[0049]圖30和圖31是根據(jù)本公開的另一實施例的半導體裝置的圖。
[0050]圖32和圖33是根據(jù)本公開的另一實施例的半導體裝置的圖。
[0051]圖34和圖35是根據(jù)本公開的另一實施例的半導體裝置的圖。
[0052]圖36是根據(jù)本公開的另一實施例的半導體裝置的布局圖。
[0053]圖37是根據(jù)本公開的另一實施例的半導體裝置的布局圖。
[0054]圖38是根據(jù)本公開的另一實施例的半導體裝置的布局圖。
[0055]圖39是根據(jù)本公開的另一實施例的半導體裝置的布局圖。
[0056]圖40是示出存儲系統(tǒng)的示例的示意性框圖，所述存儲系統(tǒng)包括根據(jù)本公開的實施例的熔絲結(jié)構(gòu)或包括該熔絲結(jié)構(gòu)的半導體裝置。
[0057]圖41是示出存儲卡的示例的示意性框圖，所述存儲卡包括根據(jù)本公開的實施例的熔絲結(jié)構(gòu)或包括該熔絲結(jié)構(gòu)的半導體裝置。
[0058]圖42是示出信息處理系統(tǒng)的示例的示意性框圖，所述信息處理系統(tǒng)包括根據(jù)本公開的實施例的熔絲結(jié)構(gòu)或包括安裝在其上的該熔絲結(jié)構(gòu)的半導體裝置。
【具體實施方式】
[0059]現(xiàn)在將參照附圖而在下文中更充分地描述本公開的示例性實施例，在附圖中示出了本公開的示例性實施例。然而，本公開的實施例可以以不同的形式來實施并不應該被解釋為局限于在這里闡述的實施例。相同的附圖標記可貫穿說明書來指示相同的組件。在附圖中，為了清楚起見，可夸大層和區(qū)域的厚度。
[0060]將理解的是，當元件或?qū)颖环Q為“連接到”或“結(jié)合到”另一元件或?qū)訒r，它可直接連接到或結(jié)合到另一元件或?qū)樱蛘呖纱嬖谥虚g元件或中間層。還將理解的是，當層被稱為“在”另一層或另一基板“上”時，它可直接在另一層或另一基板上，或者也可存在中間層。
[0061]以下，參照圖1至圖5，將描述根據(jù)本公開的實施例的熔絲結(jié)構(gòu)。
[0062]圖1和圖2分別是根據(jù)本公開的實施例的熔絲結(jié)構(gòu)的布局圖和透視圖。圖3是沿圖1的線A-A切割的剖視圖，圖4是沿圖1的線B-B切割的剖視圖，圖5是沿圖1的線C-C切割的剖視圖。為了便于解釋，在圖2中未示出第一層間絕緣層180和第二層間絕緣層185。
[0063]參照圖1至圖5，根據(jù)本公開的實施例的熔絲結(jié)構(gòu)I可包括基板100、在基板100上的場絕緣層105、第一鰭狀圖案110、第一導電圖案120、第一半導體區(qū)130、第一接觸件150以及第二接觸件155。
[0064]基板100可包括例如體硅或SOI (絕緣體上半導體)?？蛇x擇地，基板100可為硅基板或可由諸如硅鍺、銻化銦、碲化鉛、磷化銦、砷化鎵或銻化鎵的另外的材料制成。此外，基板100可通過在基體基板上形成外延層來制造。
[0065]第一鰭狀圖案110可從基板100突出。場絕緣層105覆蓋第一鰭狀圖案110的側(cè)表面的一部分，第一鰭狀圖案110的上表面可突出為高于場絕緣層105的上表面。由于第一鰭狀圖案110設置在場絕緣層105中并在場絕緣層105的上方突出，因此第一鰭狀圖案110可由場絕緣層105界定。第一鰭狀圖案110可沿第一方向Xl延伸。
[0066]場絕緣層105可包括例如氧化物層、氮化物層、氮氧化物層及其組合中的一種。
[0067]第一鰭狀圖案110可為基板100的一部分，并且可包括從基板100生長的外延層。第一鰭狀圖案110可包括例如作為元素半導體的硅或鍺。此外，第一鰭狀圖案110可包括化合物半導體，并且可包括例如IV-1V族化合物半導體或II1-V族化合物半導體。具體地，作為IV-1V族化合物半導體的示例，第一鰭狀圖案110可包括二元化合物、三元化合物或由在上述化合物中摻雜IV族元素而得到的化合物，所述二元化合物包括碳(C)、硅(Si)、鍺(Ge)和錫(Sn)中的至少兩種。作為II1-V族化合物半導體的示例，第一鰭狀圖案110可包括二元化合物、三元化合物以及四元化合物，所述二元化合物為諸如銷(Al)、鎵(Ga)和銦(In)的至少一種III族元素與諸如磷(P)、砷(As)和銻(Sb)的一種V族元素的組合。
[0068]在根據(jù)本公開的實施例的熔絲結(jié)構(gòu)中，第一鰭狀圖案110可包括硅。
[0069]第一層間絕緣層180設置在場絕緣層105和第一鰭狀圖案110上。第一層間絕緣層180可包括例如低k材料、氧化物層、氮化物層以及氮氧化物層中的至少一種。低k材料可包括例如FOX(可流動的氧化物)、TOSZ(Tonen SilaZen,由Tonen公司制造的娃氮烷)、USG (無摻雜的硅玻璃)、BSG (硼硅玻璃)、PSG (磷硅玻璃)、BPSG (硼磷硅玻璃)、PETEOS (等離子體增強的原硅酸四乙酯)、FSG(氟硅酸鹽玻璃)、HDP (高密度等離子體)氧化物、PEOX(等離子體增強氧化物)、FCVD(可流動的化學氣相沉積)氧化物或它們的組