薄膜晶體管及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種薄膜晶體管及其制造方法。
【背景技術(shù)】
[0002] 薄膜晶體管（Thin Film Transistor，TFT)已被廣泛應(yīng)用于顯示領(lǐng)域作為開關(guān) 組件使用。薄膜晶體管具有連接源極與漏極的溝道層，該溝道層采用非晶硅（a-Si)、低溫 多晶娃（Low Temperature Poly-Silicon，LTPS)或金屬氧化物制成。而具有輕摻雜漏極 (Lightly Doped Drain, LDD)結(jié)構(gòu)的薄膜晶體管因可在偏壓時降低漏極附近空乏層中電 子和電洞的生成速率而進一步降低漏電流而得到廣泛使用。然在植入離子形成LDD結(jié)構(gòu)的 過程中需要單獨光罩制程，從而使制程復(fù)雜并增加制造成本。

【發(fā)明內(nèi)容】

[0003] 有鑒于此，有必要提供一種可減少薄膜晶體管制程的薄膜晶體管及其制造方法。
[0004] 一種薄膜晶體管，包括： 基板； 半導(dǎo)體層，該半導(dǎo)體層包括溝道區(qū)，設(shè)置在該溝道區(qū)兩側(cè)的輕摻雜漏極區(qū)及設(shè)置在該 輕摻雜漏極區(qū)外側(cè)的重摻雜區(qū)； 依次層疊設(shè)置在該溝道區(qū)上的第一間介電層及第二間介電層； 貫穿該第一間介電層與該第二間介電層的連接孔，且該連接孔位于該第一間介電層的 側(cè)壁相對于該基板傾斜設(shè)置形成傾斜部。
[0005] 優(yōu)選的，該連接孔包括電性連接源極、漏極及半導(dǎo)體層的第一連接孔與第二連接 孔，該源極填充該第一連接孔，該漏極填充該第二連接孔。
[0006] 優(yōu)選的，該第一連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第一間介 電層與該柵極絕緣層的第二連接部，該第一連接部的側(cè)壁與該基板垂直，該第二連接部的 側(cè)壁與該基板傾斜設(shè)置；該第二連接孔包括貫穿該第二間介電層的第一連接部及貫穿該第 一間介電層與該柵極絕緣層的第二連接部，該第一連接部的側(cè)壁與該基板垂直，該第二連 接部的側(cè)壁與該基板傾斜設(shè)置。
[0007] 優(yōu)選的，該第一、第二連接孔的第一連接部在該基板上的投影長度大于該重摻雜 區(qū)的長度且小于該第一重摻雜區(qū)與該第一輕摻雜漏極區(qū)長度之和。
[0008] 優(yōu)選的，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
[0009] 優(yōu)選的，該輕摻雜漏極區(qū)與該重摻雜區(qū)經(jīng)該傾斜部阻擋在在同一離子植入制程中 形成。
[0010] 一種薄膜晶體管的制造方法，包括： 形成溝道層； 形成覆蓋該溝道層的第一介電層與第二介電層； 蝕刻該第一間介電層與該第二間介電層形成連接孔，且該連接孔位于該第一間介電層 的側(cè)壁與該溝道層傾斜形成傾斜部； 進行離子植入制程，以該傾斜部做阻擋形成輕摻雜區(qū)及設(shè)置在該輕摻雜區(qū)兩側(cè)的重摻 雜區(qū)。
[0011] 優(yōu)選的，該連接孔包括電性連接源極、漏極及半導(dǎo)體層的第一連接孔與第二連接 孔，該源極填充該第一連接孔，該漏極填充該第二連接孔；該第一連接孔包括貫穿該第二間 介電層的第一連接部及貫穿該第一間介電層與該柵極絕緣層的第二連接部，該第一連接部 的側(cè)壁與該基板垂直，該第二連接部的側(cè)壁與該基板傾斜設(shè)置；該第二連接孔包括貫穿該 第二間介電層的第一連接部及貫穿該第一間介電層與該柵極絕緣層的第二連接部，該第一 連接部的側(cè)壁與該基板垂直，該第二連接部的側(cè)壁與該基板傾斜設(shè)置。
[0012] 優(yōu)選的，該第一間介電層與第二間介電層的材料不同具有不同的蝕刻速率。
[0013] 優(yōu)選的，該輕摻雜漏極區(qū)與該重摻雜區(qū)經(jīng)該傾斜部阻擋在在同一離子植入制程中 形成。
[0014] 相較于先前技術(shù)，本發(fā)明的薄膜晶體管及其制造方法在形成連接孔后再進行離子 植入制程且以連接孔的傾斜部做阻擋在同一離子植入制程中形成輕摻雜漏極區(qū)與重摻雜 區(qū)，從而使輕摻雜漏極區(qū)與重摻雜區(qū)在同一制程中形成以減少制程降低制造成本。
【附圖說明】
[0015] 圖1是本發(fā)明第一實施方式的薄膜晶體管平面結(jié)構(gòu)示意圖。
[0016] 圖2是圖1所示的薄膜晶體管沿II-II線的剖面結(jié)構(gòu)示意圖。
[0017] 圖3-圖8是圖1所示薄膜晶體管制造流程示意圖。
[0018] 圖9是本發(fā)明第二實施方式的薄膜晶體管平面結(jié)構(gòu)示意圖。
[0019] 圖10是圖9所示的薄膜晶體管沿X-X線的剖面結(jié)構(gòu)示意圖。
[0020] 圖11-圖18是圖10所示薄膜晶體管制造流程示意圖。
[0021] 主要元件符號說明

如下【具體實施方式】將結(jié)合上述附圖進一步說明本發(fā)明。
【具體實施方式】
[0022] 請一并參閱圖1、圖2,圖1是本發(fā)明第一實施方式薄膜晶體管組件的平面結(jié)構(gòu)示 意圖；圖2是圖1所示的薄膜晶體管組件沿II-II線的剖面結(jié)構(gòu)示意圖。該薄膜晶體管結(jié) 構(gòu)可應(yīng)用于P型薄膜晶體管、N型薄膜晶體管及互補型金屬薄膜晶體管（Complementary Metal Oxide Semiconductor, CMOS)，且可應(yīng)用于像素區(qū)域或外圍驅(qū)動電路區(qū)域。在本實 施方式中以N型頂柵型薄膜晶體管為例進行說明。
[0023] 該薄膜晶體管10包括基板110、依次層疊設(shè)置在該基板110上的緩沖層120、半導(dǎo) 體層130、柵極絕緣層140、柵極150、第一間介電層（inter layer dielectric，ILD) 160、第 二間介電層（ILD) 170、源極190及漏極192。
[0024] 該薄膜晶體管10還包括用于電性連接源極190、漏極192及半導(dǎo)體層130的第一 連接孔180與第二連接孔182。第一連接孔180與第二連接孔182貫穿該柵極絕緣層140、 第一間介電層160、第二間介電層170。該第一連接孔180與第二連接孔182位于該柵極絕 緣層140及該第一間介電層160的側(cè)壁與該基板110傾斜形成傾斜部181、183。源極290 填充該第一連接孔180,漏極192填充該第二連接孔182。
[0025] 在本實施方式中，該基板110可為玻璃基板或者石英基板，該第一金屬層150、第 二金屬層190可為金屬材料或金屬合金，如鉬（Mo)、錯（A1)、絡(luò)（Cr)、銅（Cu)、釹（Nd)等。 該柵極絕緣層140為可以包括氮化硅（SiNx)或氧化硅（SiOx)。該第一間介電層160為氧 化物材料、第二間介電層170為氮化物材料。該第一間介電層160與該第二間介電層170 具有不同的蝕刻速率。該半導(dǎo)體層130為多晶硅（Poly-Si)層。
[0026] 該半導(dǎo)體層130包括位于中部的溝道區(qū)132,設(shè)置該溝道區(qū)132兩側(cè)的第一輕摻雜 漏極區(qū)（Lightly Doped Drain，LDD) 133與第二輕摻雜漏極區(qū)134、設(shè)置該第一、第二輕摻 雜漏極區(qū)133、134外側(cè)的第一重摻雜區(qū)135、第二重摻雜區(qū)136。該第一重摻雜區(qū)135為源 極區(qū)、該第二重摻雜區(qū)136為漏極區(qū)。該第一重摻雜區(qū)135用于連接源極190,該第二重摻 雜區(qū)136用于連接漏極192。
[0027] 請一并參閱圖6,該第一連接孔180包括貫穿該第二間介電層170的第一連接部 1801及貫穿該第一間介電層160與該柵極絕緣層140的第二連接部1802。該第一連接部 1801的側(cè)壁與該基板110垂直，該第二連接部1802的側(cè)壁與該基板110傾斜設(shè)置。該第一 連接部1801在該基板110上的投影大于該第一重摻雜區(qū)135且小于該第一重摻雜區(qū)135 與該第一輕摻雜漏極區(qū)133之和。該第二連接部1802的底部設(shè)置在該第一重摻雜區(qū)135 上。該第二連接孔182包括貫穿該第二間介電層170的第一連接部1821及貫穿該第一間 介電層160與該柵極絕緣層140的第二連接部1822。該第一連接部182的側(cè)壁與該基板 110