一種儲存裝置的制造方法
【技術領域】
[0001]本發(fā)明是有關于三維(Three-Dimens1nal，3D)儲存裝置，且特別是有關于這些儲存裝置的制造方法。
【背景技術】
[0002]高密度儲存裝置被設計成包括快閃存儲單元或其他型式的存儲單元的陣列。于某些例子中，存儲單元包括薄膜晶體管，其可被配置成3D架構。
[0003]在一個例子中，一種3D儲存裝置包括被絕緣材料隔開的多個疊層的多晶體有源條帶。有源條帶可作為位線或字線。3D儲存裝置可包括多個字線結構，正交地配置在作為位線的多個疊層的有源條帶上?；蛘撸?D儲存裝置可包括多個位線結構，正交地配置在作為字線的多個疊層的有源條帶上面。包括電荷儲存結構的存儲單元，是形成于在多個疊層中的有源條帶的側表面與字線結構或位線結構之間的交點。存儲單元的通道區(qū)是形成于有源材料條帶中。當儲存裝置中的多個疊層包括更多層的存儲單元時，使用小尺寸存儲單元(包括垂直柵極(Vertical Gage, VG) 3D NAND儲存裝置)的3D儲存裝置會在制造這些儲存裝置時出現(xiàn)挑戰(zhàn)。
[0004]理想上，欲改善制造這些儲存裝置的方法。

【發(fā)明內容】

[0005]本發(fā)明提供一種儲存裝置的制造方法。與絕緣層交錯的第一導電材料的數層是形成于一集成電路基板上。第一導電材料的數層是被刻蝕以界定在第一組溝槽的左右的第一組疊層的導電條帶，于此第一組疊層中的一疊層具有大于一目標寬度的兩倍的寬度。
[0006]如于本發(fā)明說明書所使用的一目標寬度，是表示可作為儲存裝置中的位線的多個疊層的導電條帶的一平均寬度。目標寬度實質上可等于一被稱為半導體制造技術的已知技藝的7 IF'的臨界尺寸。如于本發(fā)明說明書所使用的"實質上等于"意指在如熟習本項技藝者所理解的半導體制造技術的制造公差之內。例如，臨界尺寸可具有在靠近疊層的上端與靠近疊層的底部的導電條帶之間的從26nm至33nm的平均值的范圍。儲存層是形成于在鄰近疊層之間的溝槽中，且可作為字線的傳導線是被界定在儲存層上面。在本發(fā)明說明書中，雖然靠近疊層的上端及靠近疊層的底部的溝槽的寬度的平均值的范圍可以不同于導電條帶的臨界尺寸的平均值的范圍，但溝槽的寬度亦被稱為7 W。一溝槽與一合成的儲存裝置中的鄰近的疊層的一種結合的寬度可被稱為^ 2P 。
[0007]在界定第一組疊層之后，一第一儲存層是形成于第一組溝槽的第一組疊層中的導電條帶的側表面上，且一第二導電材料的第一層是形成在第一儲存層上面并具有一個與第一儲存層共形的表面。
[0008]在第一儲存層與第二導電材料的第一層形成于第一組溝槽中之后，第一組疊層是被刻蝕，以將第一組疊層中的每個疊層分成導電條帶的第二組疊層中。第二組疊層中的每個疊層，是界定在第一組溝槽中的一第一溝槽與第二組溝槽中的一第二溝槽之間。第二組疊層中的一疊層具有實質上等于目標寬度的寬度。
[0009]在第二組疊層界定在第二組溝槽之間之后，一第二儲存層是形成于第二組溝槽的第二組疊層中的導電條帶的側表面上，且一第二導電材料的第二層是形成在第二儲存層上面并具有一與第二儲存層共形的表面。
[0010]在第二儲存層形成于第二組溝槽的第二組疊層中的導電條帶的側表面上，且第二導電材料的第二層是形成在第二儲存層上面并具有一與第二儲存層共形的表面之后，第二導電材料的第一層是被刻蝕，以界定第一組溝槽中的第一組傳導線。第一組溝槽的多條傳導線中的傳導線是正交地被配置在第一儲存層上面，并具有多個與第一儲存層共形的表面，以界定在位于第一組疊層中的導電條帶的側表面與第一組溝槽中的第一組傳導線之間的交點的接口區(qū)域的存儲單元。
[0011]在多條傳導線是被界定在第一組溝槽中之后，第二導電材料的第二層是被刻蝕，以界定一在第二組溝槽中的第二組傳導線。第二組溝槽的多條傳導線中的傳導線是正交地被配置在第二儲存層上面，并具有多個與第二儲存層共形的表面，以界定在位于第二組疊層中的導電條帶的側表面與第二組溝槽中的第二組傳導線之間的交點的接口區(qū)域的存儲單元。
[0012]可形成水平傳導線，以將第一組溝槽中的第一組傳導線及第二組溝槽中的第二組傳導線連接至儲存裝置中的一列譯碼器?？尚纬晌痪€結構，以將第二組疊層的導電條帶中的導電條帶連接至儲存裝置中的一行譯碼器。
[0013]亦提供一種實質上如于此所說明的儲存裝置。
[0014]本發(fā)明的其他實施樣態(tài)及優(yōu)點可在檢閱下述附圖、詳細說明與權利要求范圍時獲得了解。
【附圖說明】
[0015]圖1為一種三維(3D)NAND-快閃儲存裝置的立體圖。
[0016]圖2顯示用于制造如同圖1的一儲存裝置的一工藝中的一階段。
[0017]圖3顯示用于制造如同圖1的一儲存裝置的一工藝中的一第一刻蝕階段。
[0018]圖4顯示用于制造如同圖1的一儲存裝置的一工藝中的一第一填補階段。
[0019]圖5顯示在圖4所顯示的結構上面的一可移除硬性掩模。
[0020]圖6顯示用于制造如同圖1的一儲存裝置的一工藝中的一第二刻蝕階段。
[0021]圖7顯示用于制造如同圖1的一儲存裝置的一工藝中的一第二填補階段。
[0022]圖8顯示在圖7所顯示的結構上面的一可移除硬性掩模。
[0023]圖9顯示一第三刻蝕階段，用于界定第一組溝槽中的多條傳導線。
[0024]圖10顯示在圖9所顯示的結構上面的一可移除硬性掩模。
[0025]圖11顯示一第四刻蝕階段，用于界定第二組溝槽中的多條傳導線。
[0026]圖12顯示多條連接字線的水平傳導線。
[0027]圖13A至圖13B顯示用于制造一儲存裝置的方法的一實施例的簡化流程圖。
[0028]圖14為依據一實施例的一集成電路儲存裝置的簡化方塊圖。
[0029]【符號說明】
[0030]ML1、ML2、ML3:金屬層
[0031]102、103、104、105:導電條帶
[0032]102B、103B、104B、105B:位線結構
[0033]109: SSL 柵極結構
[0034]112、113、114、115:導電條帶
[0035]112A、113A、114A、115A:位線結構
[0036]119: SSL 柵極結構
[0037]125-1 WL 至 125-N WL:字線
[0038]126、127:接地端選擇線GSL
[0039]128:源極線
[0040]172、173、174、175:層間連接器
[0041]200:結構
[0042]201:集成電路基板
[0043]211、213、215:導電層/第一導電材料
[0044]212、214、216:絕緣層
[0045]290:第一可移除硬性掩模
[0046]310、320、330:第一組疊層的導電條帶
[0047]311、313:導電條帶
[0048]312、314、316:絕緣條帶
[0049]315:導電條帶/溝槽
[0050]325:溝槽
[0051]330:疊層
[0052]331、333、335:導電條帶
[0053]332、334、336:絕緣條帶
[0054]410:第一儲存層
[0055]420:第二導電材料的第一層
[0056]590:第二可移除硬性掩模
[0057]611、613、615:導電條帶
[0058]612、614、616:絕緣條帶
[0059]631、633、635:導電條帶
[0060]632、634、636:絕緣條帶
[0061]640、642、650、652、660、662:疊層的導電條帶
[0062]641、651、661:第二溝槽
[0063]650:疊層
[0064]652、660:疊層
[0065]710:第二儲存層
[0066]720:第二導電材料
[0067]890:第三可移除硬性掩模
[0068]911、912:第一儲存組成物
[0069]921、922:第一組傳導線
[0070]930:孔洞
[0071]1090:第四可