0040]所述阻擋層211材料可以選自摻氮的碳化硅(NDC)或者摻氮的硅化物，其可以通過化學氣相沉積的方式形成，優(yōu)選摻氮的碳化硅(NDC)。作為一個實例，形成阻擋層211的厚度為100埃?1000埃。
[0041]所述TEOS掩膜層230材料為由等離子體增強型化學氣相沉積工藝制備的TEOS (PETEOS)，采用TEOS作為原料生長氧化硅膜時，因TEOS的表面遷移率大，可避免低密度區(qū)域或空洞的產(chǎn)生，可覆蓋高寬比大1:1的互連線空間。本實施例中，形成TEOS掩膜層230的厚度為50埃?100埃。由于TEOS硬掩膜層230的等離子體增強沉積工藝是現(xiàn)有技術(shù)中常用的硬掩膜工藝，在此不再贅述。
[0042]所述硬掩膜層240材料為金屬硬掩膜。所述金屬硬掩膜層的材料為采用化學氣相沉積或者物理氣相沉積形成的TaN或者TiN。
[0043]接著，在硬掩膜層240上形成三層掩膜結(jié)構(gòu)(Tr1-1ayer)(未示出)，優(yōu)選地，所述PR三層硬掩膜結(jié)構(gòu)由依次形成的底部抗反射涂層(BARC)、低溫氧化層(LTO)以及光阻層構(gòu)成。相比于單獨形成一層光阻層而言，利用三層掩膜結(jié)構(gòu)共同做掩膜，可以降低光阻層的厚度，提高光刻分辨率，有利于形成尺寸較小的圖形。詳細的，首先利用光刻工藝，圖形化所述光阻層；然后以圖形化的光阻層為掩膜，依次刻蝕低溫氧化層和底部抗反射涂層。
[0044]隨后，如圖2B所示，依次刻蝕所述硬掩膜層240、TEOS掩膜層230、阻擋層211、第一層間介電層220和第一阻擋層210,以形成第一溝槽250,所述第一溝槽250暴露半導體襯底200的表面。采用干法刻蝕方法完成所述刻蝕過程，以形成第一溝槽250。干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。
[0045]接著，如圖2C所示，在第一溝槽250內(nèi)以及硬掩膜層240表面形成第一金屬層260。所述第一金屬層260的材料例如是金屬銅,可通過物理氣相沉積或者電鍍的方式形成第一金屬層260。
[0046]如圖2D所示，接下來執(zhí)行第一化學機械研磨工藝，去除硬掩膜層240、TEOS硬掩膜層230、阻擋層211和部分厚度的第一金屬層260,直到暴露第一層間介電層的表面為止，以形成第一金屬互連線270，即完成了一層金屬互連線的制作工藝。
[0047]如圖2E所示，接下來回蝕刻所述第一層間介電層，以露出部分所述第一金屬互連線。采用干法刻蝕方法完成所述刻蝕過程，干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割，最好通過一個或者多個RIE步驟進行干法蝕刻。作為一個實例，采用等離子體蝕刻。
[0048]如圖2F所不,接下來,在所述第一層間介電層220和所述第一金屬互連線270表面形成第二阻擋層212。所述第二阻擋層212的材料可選摻氮的碳化硅，其可以通過化學氣相沉積的方式形成。
[0049]接下來，即可形成與第一金屬互連線電連接的第二金屬互連線，形成第二金屬互連線的步驟與形成第一金屬互連線類似。
[0050]如圖2G所示，首先，在第二阻擋層212表面依次形成第二層間介電層221，TEOS硬掩膜層、阻擋層和硬掩膜層；然后，刻蝕硬掩膜層、TEOS硬掩膜層、阻擋層和部分第二層間介電層，形成第二溝槽；接著，刻蝕第二溝槽的底部的第二層間介電層221，去除部分所述第二阻擋層212，執(zhí)行過刻蝕(OE)工藝去除部分所述第一金屬互連線，以形成鑲嵌于第二阻擋層212內(nèi)的通孔280 ；，所述通孔的截面寬度大于第一溝槽的截面寬度，小于第二溝槽的截面寬度；執(zhí)行所述回蝕刻工藝的刻蝕深度大于執(zhí)行過刻蝕步驟的刻蝕深度，同時在執(zhí)行光刻工藝時，控制套準精度(overlay) < 15nm。按上述步驟及控制方法即能實現(xiàn)本發(fā)明提到的鑲嵌于第二阻擋層內(nèi)的通孔。
[0051]接著，在第二溝槽和通孔內(nèi)以及第二硬掩膜層表面形成第二金屬層；最后，執(zhí)行第二化學機械研磨工藝，以形成與第一金屬互連線電連接的第二金屬互連線271。如此，重復上述步驟，即可形成多層金屬互連線。
[0052]通過本發(fā)明的制作方法所形成的鑲嵌在阻擋層內(nèi)的通孔底端未出現(xiàn)虎齒現(xiàn)象，避免了金屬填充空隙的產(chǎn)生，增大了 EM和TDDB窗口，進而提高器件的可靠性和良品率。
[0053]參照圖3，其中示出了根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟的流程圖，用于簡要示出整個制造工藝的流程。
[0054]在步驟301中，提供半導體襯底；在半導體襯底上依次形成第一阻擋層、第一層間介電層。
[0055]在步驟302中，在第一層間介電層和第一阻擋層中，形成第一溝槽；在第一溝槽內(nèi)填充第一金屬層。
[0056]在步驟303中，執(zhí)行第一化學機械研磨工藝，以形成第一金屬互連線。
[0057]在步驟304中，回蝕刻第一層間介電層，以露出部分第一金屬互連線。
[0058]在步驟305中，在第一層間介電層以及第一金屬互連線上形成第二阻擋層和第二層間介質(zhì)層。
[0059]在步驟306中，在第二阻擋層和第二層間介質(zhì)層中形成第二溝槽和通孔以露出第一金屬互連線。
[0060]在步驟307中，在第二溝槽和通孔中填充第二金屬層。
[0061]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【主權(quán)項】
1.一種半導體器件的制作方法，包括: 提供半導體襯底； 在所述半導體襯底上依次形成第一阻擋層、第一層間介電層； 在所述第一層間介電層和所述第一阻擋層中，形成第一溝槽； 在所述第一溝槽內(nèi)填充第一金屬層； 執(zhí)行第一化學機械研磨工藝，以形成第一金屬互連線； 回蝕刻所述第一層間介電層，以露出部分所述第一金屬互連線； 在所述第一層間介電層以及所述第一金屬互連線上依序形成第二阻擋層和第二層間介電層； 在所述第二阻擋層和第二層間介電層中形成第二溝槽和通孔以露出所述第一金屬互連線； 在所述第二溝槽和所述通孔中填充第二金屬層。
2.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，采用等離子體刻蝕法執(zhí)行所述回蝕刻工藝。
3.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，形成所述通孔的步驟包括，執(zhí)行過刻蝕工藝去除部分所述第一金屬互連線的步驟。
4.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，形成所述第二金屬層之后，還包括執(zhí)行第二化學機械研磨工藝，以形成第二金屬互連線的步驟。
5.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，所述通孔底端鑲嵌于所述第二阻擋層內(nèi)。
6.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，所述通孔的截面寬度大于所述第一溝槽的截面寬度，小于所述第二溝槽的截面寬度。
7.如權(quán)利要求3所述的半導體器件的制作方法，其特征在于，執(zhí)行所述回蝕刻工藝的刻蝕深度大于執(zhí)行所述過刻蝕步驟的刻蝕深度。
8.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，所述第一層間介電層和所述第二層間介電層為低k介電材料或者超低k介電材料。
9.如權(quán)利要求1所述的半導體器件的制作方法，其特征在于，形成所述第一層間介電層后，還包括依次沉積TEOS掩膜層和硬掩膜層的步驟。
10.如權(quán)利要求9所述的半導體器件的制作方法，其特征在于，所述硬掩膜層為金屬硬掩膜層。
【專利摘要】本發(fā)明提供一種半導體器件的制作方法，所述制作方法包括：提供半導體襯底；在所述半導體襯底上依次形成第一阻擋層、第一層間介電層；在所述第一層間介電層和所述第一阻擋層中，形成第一溝槽；在所述第一溝槽內(nèi)填充第一金屬層；執(zhí)行第一化學機械研磨工藝，以形成第一金屬互連線；回蝕刻所述第一層間介電層，以露出部分所述第一金屬互連線；在所述第一層間介電層以及所述第一金屬互連線上形成第二阻擋層和第二層間介質(zhì)層；在所述第二阻擋層和第二層間介質(zhì)層中形成第二溝槽和通孔以露出所述第一金屬互連線；在所述第二溝槽和所述通孔中填充第二金屬層。通過此方法避免了通孔底端虎齒現(xiàn)象的出現(xiàn)，提高了器件的可靠性和良品率。
【IPC分類】H01L21-768
【公開號】CN104867861
【申請?zhí)枴緾N201410062292
【發(fā)明人】張城龍, 胡敏達
【申請人】中芯國際集成電路制造(上海)有限公司, 中芯國際集成電路制造(北京)有限公司
【公開日】2015年8月26日
【申請日】2014年2月24日