抵消硅穿孔所引發(fā)基板應(yīng)力的結(jié)構(gòu)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路裝置以及制造的方法，更詳而言之，涉及具有基板穿孔(TSV)的電路結(jié)構(gòu)以及其制造方法。
【背景技術(shù)】
[0002]近年來，現(xiàn)代化、超高密度集成電路的特征在尺寸上穩(wěn)定地縮小，去努力增進(jìn)電路的整體速度、效能以及功能。因此，由于各種電子組件(例如晶體管、電容器、二極體等等)的積體密度有顯著且不斷的改善，故半導(dǎo)體工業(yè)持續(xù)經(jīng)歷極大的成長。這些改善主要是來自于對于縮減組件的臨界尺寸(例如，最小特征尺寸)持續(xù)且成功的努力，進(jìn)而直接促使工藝設(shè)計師能夠?qū)⒃絹碓蕉嗟慕M件整合進(jìn)半導(dǎo)體晶片的給定區(qū)域。
[0003]集成電路設(shè)計中的改善基本上一直是二維(2D)的；也就是說，改善主要是關(guān)于半導(dǎo)體晶片的表面上的電路布局。然而，當(dāng)裝置特征持續(xù)積極地縮放(scaled)時，更多半導(dǎo)體組件被放置在單一晶片的表面上，電路功能性所必需的電性互連件的所需數(shù)量顯著地增加，導(dǎo)致整體電路布局變得越來越復(fù)雜及密集。此外，即使改善光微影工藝讓2D電路設(shè)計的積體密度顯著增加，特征尺寸的單純縮減正急速接近目前僅用二維可達(dá)到的極限。
[0004]隨著單一晶片上的電子元件數(shù)量快速增加，已針對某些半導(dǎo)體裝置使用三維(3D)集成電路布局、或是堆迭晶圓設(shè)計，以力求克服與2D布局相關(guān)聯(lián)的特征尺寸以及密度限制。典型地，在3D集成電路設(shè)計中，兩個或多個半導(dǎo)體晶粒(dies)接合在一起，并且在每個晶粒間形成電性連接。一種促成晶片至晶片電性連接的方法為藉由使用所謂基板穿孔(TSV)或是硅穿孔的方法。TSV為通過硅晶圓或晶粒的垂直電性連接，其允許垂直排列的電子元件的互連更為簡化，從而顯著降低集成電路布局的復(fù)雜性，以及縮減多晶片電路的整體尺寸。其中與由3D集成電路設(shè)計所致能的互連技術(shù)有關(guān)的某些優(yōu)勢包括加速資料交換、減少功率消耗以及更高的輸入/輸出電壓密度。然而，舉例來說，由于基板穿孔導(dǎo)體與基板材料之間的熱膨脹系數(shù)不匹配所需，所以其中一個缺點(diǎn)為需要排除區(qū)域(keep-out zone；KOZ)鄰近基板穿孔。

【發(fā)明內(nèi)容】

[0005]在一態(tài)樣中，透過提供一種方法來克服先前技術(shù)的缺點(diǎn)并且提供額外優(yōu)點(diǎn)，該方法包括:形成具有基板穿孔(TSV)以及鄰近該基板穿孔的減少的裝置排除區(qū)域(KOZ)的結(jié)構(gòu)。該形成包括:在該結(jié)構(gòu)的該基板內(nèi)設(shè)置該基板穿孔；以及提供應(yīng)力補(bǔ)償層在被選擇并配置成提供所需的補(bǔ)償應(yīng)力的該基板之上，以減低由于在該基板內(nèi)存在有該基板穿孔所引起的在該基板內(nèi)的應(yīng)力。
[0006]在另一態(tài)樣，提供一種結(jié)構(gòu)，包括:基板；基板穿孔(TSV)，其延伸通過該基板；裝置，其配置鄰近于該基板穿孔而不具有配置在該基板穿孔與該裝置之間的熱應(yīng)力需求和排除區(qū)域；以及應(yīng)力補(bǔ)償層，其在該基板之上。該應(yīng)力補(bǔ)償層提供所需的補(bǔ)償應(yīng)力，以抵消在該基板中鄰近于該基板穿孔的熱引發(fā)應(yīng)力，以及藉此消除任何對于該基板穿孔與該裝置之間的熱應(yīng)力需求和排除區(qū)域的需要。
[0007]通過本發(fā)明的技術(shù)實(shí)現(xiàn)額外的特征以及優(yōu)點(diǎn)。本發(fā)明其他的實(shí)施例以及態(tài)樣在本文中會詳細(xì)描述并且被認(rèn)為是本發(fā)明權(quán)利要求書的一部分。
【附圖說明】
[0008]特別指出本發(fā)明的一個或多個態(tài)樣并且在本說明書的結(jié)尾清楚地請求保護(hù)作為權(quán)利要求書中的范例。從下列實(shí)施方式配合隨附圖式，前述以及本發(fā)明的其他目的、特征以及優(yōu)點(diǎn)將變得顯而易見，其中:
[0009]圖1A至圖1F是根據(jù)本發(fā)明的一個或多個態(tài)樣圖示說明用于形成具有基板穿孔(TSV)的電路結(jié)構(gòu)的一個工藝流程；
[0010]圖2A是電路結(jié)構(gòu)的部分平面圖，其具有基板穿孔以及習(xí)知將該基板穿孔與裝置區(qū)域分開的裝置排除區(qū)域(KOZ)，并且將根據(jù)本發(fā)明的一個或多個態(tài)樣而被修改；
[0011]圖2B是圖1F的電路結(jié)構(gòu)的前視圖，其具有圖2A的該裝置排除區(qū)域，顯示為將該基板穿孔與該裝置區(qū)域分開，并且將根據(jù)本發(fā)明的一個或多個態(tài)樣而被修改；
[0012]圖2C是I?的改變與裝置排除區(qū)域尺寸之間關(guān)系的典型圖形描述；
[0013]圖3A是根據(jù)本發(fā)明的一個或多個態(tài)樣描述一種修改的電路結(jié)構(gòu)，其中，在該結(jié)構(gòu)的該基板穿孔與一個或多個鄰近裝置之間的該裝置排除區(qū)域被減少、或甚至消除；
[0014]圖3B是根據(jù)本發(fā)明的一個或多個態(tài)樣的一種電路結(jié)構(gòu)的替換實(shí)施例的前視圖，其具有已減少或消除的裝置排除區(qū)域；
[0015]圖3C是根據(jù)本發(fā)明的一個或多個態(tài)樣描述圖3B的電路結(jié)構(gòu)，并圖示說明在該電路結(jié)構(gòu)內(nèi)的熱引發(fā)應(yīng)力，其中，一個或多個電路結(jié)構(gòu)被設(shè)計成平衡在該基板內(nèi)因?yàn)榇嬖谟性摶逋姿a(chǎn)生的熱引發(fā)應(yīng)力；以及
[0016]圖4A至圖4F是根據(jù)本發(fā)明的一個或多個態(tài)樣部分地圖示說明用于形成具有一個或多個基板穿孔(TSV)以及應(yīng)力補(bǔ)償層的電路結(jié)構(gòu)的中段工藝(middle-of-line)流程。
[0017]符號說明
[0018]100 晶圓100’ 結(jié)構(gòu)
[0019]100” 基板10f 正面
[0020]10b 背面101 基板
[0021]1la 絕緣層 1lt 虛線
[0022]102 裝置層 103 電路元件
[0023]104 接觸結(jié)構(gòu)層104a ILD層
[0024]105 接觸穿孔 106 導(dǎo)電線路
[0025]107 硬掩模層 108 光阻掩模層
[0026]108a 開口109 蝕刻工藝
[0027]110 TSV 開口 IlOw 寬度
[0028]IlOd 深度IlOs 側(cè)壁表面
[0029]IlOb 底部表面 107u 上表面
[0030]111 隔離層Illb 沉積厚度
[0031]IllL沉積厚度 Illt沉積厚度
[0032]IllU沉積厚度112阻障層
[0033]113 導(dǎo)電接觸材料113b覆蓋層
[0034]120TSV131 沉積工藝
[0035]132沉積工藝133沉積工藝
[0036]140 平面化工藝200裝置排除區(qū)域
[0037]301氧化物層302氮化物層
[0038]303TEOS層304接觸結(jié)構(gòu)層
[0039]307應(yīng)力補(bǔ)償層400結(jié)構(gòu)
[0040]400’結(jié)構(gòu)401 基板
[0041]402 主動區(qū)域403氧化物以及氮化物層
[0042]404TEOS層407應(yīng)力補(bǔ)償層
[0043]407’應(yīng)力補(bǔ)償層408氮化物層
[0044]410 阻劑層411 開口
[0045]411’基板穿孔開口412導(dǎo)電材料
[0046]412’TSV。
【具體實(shí)施方式】
[0047]以下參考隨附圖式中所示的非限制范例，更完整說明本發(fā)明的態(tài)樣以及某些特征、優(yōu)點(diǎn)以及其細(xì)節(jié)。將省略關(guān)于眾所皆知的材料、制造工具、加工技術(shù)等等的描述以免不必要的模糊本發(fā)明于細(xì)節(jié)中。然而，應(yīng)理解到，在表示本發(fā)明的態(tài)樣時，其實(shí)施方式及特定范例僅作例示用，并不作為限制之用。根據(jù)本揭露內(nèi)容，在基本發(fā)明概念的精神及/或范圍內(nèi)的各種替換、修改、添加及/或配置對于本領(lǐng)域技術(shù)人士將是顯而易見的。
[0048]基板穿孔(TSV)可被整合至實(shí)際上任何半導(dǎo)體裝置制造的階段，包括先穿孔(via-first)、中段穿孔(via-middle)以及后穿孔(via_last)方法。目前，大部分的整合發(fā)展已趨向集中在半導(dǎo)體晶粒的主動區(qū)域內(nèi)形成TSV(例如，中段穿孔以及后穿孔方案)。圖1A至圖1F中說明一個依據(jù)中段穿孔方法形成TSV的工藝，其中，所述TSV在晶體管以及接觸元件形成之后形成。
[0049]圖1A是描述根據(jù)本發(fā)明的一個或多個態(tài)樣，用于形成TSV的中段穿孔整合方案的其中一個范例的橫截面示意圖。如圖1A所示，半導(dǎo)體晶片或晶圓100可包括基板101，其可表示任何合適的載體材料，在其之上可形成半導(dǎo)體層102。此外，多個示意描繪的主動及/或被動電路元件103 (例如晶體管、電容器、電阻器等等)可形成在半導(dǎo)體層102中或半導(dǎo)體層102上，其中，半導(dǎo)體層102也可稱作裝置層102。根據(jù)晶圓100的整體設(shè)計策略，在某些實(shí)施例中，基板101可具有或可以是實(shí)質(zhì)結(jié)晶基板材料(例如硅塊)，而在其他實(shí)施例中，基板101可基于絕緣體上覆硅(SOI)結(jié)構(gòu)而形成，其中，埋入絕緣層1la可設(shè)置在裝置層102下方。應(yīng)了解到，除了用于建立電路元件103的必要的主動區(qū)域?qū)щ娦灶愋偷倪m當(dāng)摻質(zhì)種類之外，即使包括實(shí)質(zhì)硅基材料層，該半導(dǎo)體/裝置層102仍可包括其他半導(dǎo)體材料，例如鍺、碳等等。
[0050]圖1A也說明接觸結(jié)構(gòu)層104，其可形成在裝置層102上方以提供電路元件103以及金屬層或系統(tǒng)(未圖示)之間的電性互連，該金屬層或系統(tǒng)將在后續(xù)的加工步驟期間被形成在裝置層102上方。舉例來說，一個或多個層間介電(ILD)層104a可形成在裝置層102上方，以便電性隔離個別的電路元件103。ILD層104a可包括，舉例來說，二氧化硅、氮化硅、氮氧化硅等等，或是這些常用的介電材料的組合。之后，ILD層104a可被圖案化(patterned)以形成多個穿孔開口，每個穿孔開口可用合適的導(dǎo)電材料，例如鎢、銅、鎳、銀、鈷等等(以及其合金)填充，從而形成接觸穿孔105。此外，在一些實(shí)施例中，一個或多個溝槽開口也可形成在一個或多個上述穿孔開口之上的ILD層104a中。之后，依據(jù)特定的加工參數(shù)，形成在ILD層104a中的任何溝槽可在一般的沉積步驟中以例如上述指出用于接觸穿孔105的類似的導(dǎo)電材料填充，從而形成可能由裝置需求所需的導(dǎo)電線路106。
[0051]如圖1A所示，在某些實(shí)施例中，硬掩模(hardmask)層107可在光阻掩模層108的灰化工藝期間作用為下方層的保護(hù)層，之后可形成在接觸結(jié)構(gòu)層104上方。硬掩模層107可包括介電材料，其具有蝕刻選擇性相對于至少包括ILD層104a的上表面部分的該材料，例如氮化娃(SiN)、氮氧化娃(S1N)、碳化娃(SiC)、碳氮化娃(silicon carbonitride)(SiCN)等等。在一些說明實(shí)施例中，藉由基于本領(lǐng)域眾所皆知的參數(shù)執(zhí)行合適的沉積工藝，例如化學(xué)氣相沉積(CVD)工藝