襯底IS和η型嵌入阱DNW彼此電隔離。提供在襯底IS和η型嵌入阱DNW之間的電隔離提供襯底IS和ρ型阱HPWl和HPW2之間的電隔離。
[0125]而且，例如約-8V的負(fù)電壓通過導(dǎo)體部7a施加至ρ+型半導(dǎo)體區(qū)4a和ρ型阱HPW2的每一個(gè)。此時(shí)，因?yàn)棣?型半導(dǎo)體區(qū)4a和ρ型阱HPW2的每一個(gè)都由ρ型半導(dǎo)體形成，如箭頭AW21所示的，因此ρ+型半導(dǎo)體區(qū)4a和ρ型阱HPW2之間的電勢差約等于0V。箭頭AW21是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0126]而且，例如約-8V的負(fù)電壓從控制柵極線CGl通過導(dǎo)體部7d施加至作為用于讀取數(shù)據(jù)的MISFET QR的η型半導(dǎo)體區(qū)13對中一個(gè)的η型半導(dǎo)體區(qū)13c。此時(shí)，正向偏置施加至在親合至導(dǎo)體部7d的η型半導(dǎo)體區(qū)13和ρ型講HPW2之間界面處的ρη結(jié)。因此，如箭頭AW22示意性示出的，耦合至導(dǎo)體部7d的η型半導(dǎo)體區(qū)13C和ρ型阱HPW2之間的電勢差約等于0V。箭頭AW22是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0127]而且，例如OV從用于讀取數(shù)據(jù)的位線RBL通過導(dǎo)體部7f施加至作為選擇MISFETQS的η型半導(dǎo)體區(qū)13對中另一個(gè)的半導(dǎo)體區(qū)13e。此時(shí)，反向偏置施加至在耦合至導(dǎo)體部7f的η型半導(dǎo)體區(qū)13e和ρ型阱HPW2之間界面處的ρη結(jié)。因此，耦合至導(dǎo)體部7f的η型半導(dǎo)體區(qū)13e和ρ型阱HPW2之間的電勢差約等于8V。
[0128]而且，例如約8V的正電壓從選擇線GS通過導(dǎo)體部7e施加至選擇MISFET QS的柵電極FGS，或者使柵電極FGS進(jìn)入開路狀態(tài)（如圖5中的”開路”所示)。
[0129]另一方面，例如約8V的正電壓從用于寫入/擦除數(shù)據(jù)的各個(gè)位線WBL通過各個(gè)導(dǎo)體部7c施加至用于寫入/擦除數(shù)據(jù)的電容器元件CWE的ρ型半導(dǎo)體區(qū)11、其η型半導(dǎo)體區(qū)12及其ρ型阱HPWl的每一個(gè)。此時(shí)，因?yàn)棣研桶雽?dǎo)體區(qū)11和ρ型阱HPWl的每一個(gè)都由ρ型半導(dǎo)體形成，如箭頭AW23所示的，因此ρ型半導(dǎo)體區(qū)11和ρ型阱HPWl之間的電勢差約等于0V。箭頭AW23是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。因?yàn)棣研桶雽?dǎo)體區(qū)11和P型阱HPWl之間的電勢差約等于0V，如箭頭AW24示意性示出的，因此η型半導(dǎo)體區(qū)12和ρ型阱HPWl之間的電勢差也約等于0V。箭頭AW24是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0130]因?yàn)檎蚱檬┘又猎讦研挖錒PWl和η型阱HNW之間界面處的ρη結(jié)，如箭頭AW25示意性示出，因此P型阱HPWl和η型阱HNW之間的電勢差約等于0V。箭頭AW25是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0131]另一方面，反向偏置施加至界面IF22處的ρη結(jié)以產(chǎn)生例如約16V的電勢差，界面IF22是在P型阱HPW2于η型阱HNW和η型嵌入阱DNW的每一個(gè)之間的界面并通過圖5中的粗線示出。
[0132]因此，對于η型嵌入阱DNW來說，具有與在寫入數(shù)據(jù)時(shí)的施加至η型嵌入阱DNW的電壓的極性相同極性的電壓被施加。另一方面，對于形成也用作用于讀取數(shù)據(jù)的MISFET QR的電容器元件C的下電極的P型阱HPW2來說，施加例如約-8V的負(fù)電壓，即具有與寫入數(shù)據(jù)時(shí)施加至η型嵌入阱DNW的電壓的極性相反極性的電壓。對于形成用于寫入/擦除數(shù)據(jù)的電容器元件的下電極的P型阱HPWl來說，施加約8V的正電壓，即具有與寫入數(shù)據(jù)時(shí)施加至η型嵌入阱DNW的電壓的極性相同極性的電壓。注意到，對于P型阱HPWl來說，也可以施加與施加至η型嵌入阱DNW的電壓相同的電壓。
[0133]通過這些電壓的施加，單獨(dú)控制P型阱HPWl和HPW2。因此，存儲在用作電容器電極FGCl的浮柵電極FG中的電子e_作為FN隧道電流通過電容器絕緣膜IOa釋放進(jìn)入p型阱HPWl，或空穴作為FN隧道電流注入進(jìn)電容器電極FGCl。以此方式，擦除數(shù)據(jù)。
[0134]擦除數(shù)據(jù)時(shí)的耦合比與寫入數(shù)據(jù)時(shí)的耦合比RCl相同，即上述表達(dá)式⑵中所示的耦合比RC1。因此，在擦除數(shù)據(jù)時(shí)，同樣以與寫入數(shù)據(jù)相同的方式，通過增大電容值CAPr與電容值CPr和CAPwe的總和的比率，能增大上述表達(dá)式（2)中所示的耦合比RCl且增大電容器元件CWE的電勢差Vwe。因此，在電容器元件CWE中，電子更可能作為FN隧道電流從電容器電極FGCl釋放或空穴更可能作為FN隧道電流注入電容器電極FGCl中。
[0135]優(yōu)選地，通過滿足上述表達(dá)式（3)，耦合比RCl可被設(shè)定為大于O. 5且電勢差Vwe可被設(shè)定為大于電勢差Vr。因此，在電容器元件CWE中，與電容器元件C相比，電子更可能作為FN隧道電流從電容器電極FGCl釋放或空穴更可能作為FN隧道電流注入進(jìn)電容器電極 FGCl ο
[0136]圖6是示出在實(shí)施例I中的閃存中的數(shù)據(jù)讀取操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖。圖6是沿圖2中的線A-A截取的截面圖。
[0137]在讀取數(shù)據(jù)中，作為電源電壓Vcc的例如約3V的電壓施加至η型阱HNW和η型嵌入阱DNW的每一個(gè)以將襯底IS和P型阱HPWl和HPW2彼此電隔離。當(dāng)襯底IS是ρ型硅單晶襯底時(shí)，反向偏置施加至界面IF31處的ρη結(jié)，該界面IF31是在其形成有η型嵌入阱DNW的部分下的襯底IS的部分和η型嵌入阱DNW之間的界面并通過圖6中的粗線示出。以此方式，襯底IS和η型嵌入阱DNW彼此電隔離。提供在襯底IS和η型嵌入阱DNW之間的電隔離提供襯底IS和ρ型阱HPWl和HPW2之間的電隔離。
[0138]而且，例如OV的電壓通過導(dǎo)體部7a施加至ρ+型半導(dǎo)體區(qū)4a和ρ型阱HPW2的每一個(gè)。此時(shí)，因?yàn)棣?型半導(dǎo)體區(qū)4a和ρ型阱HPW2的每一個(gè)由ρ型半導(dǎo)體形成，如箭頭AW31示意性示出的，所以ρ+型半導(dǎo)體區(qū)4a和ρ型阱HPW2之間的電勢差約等于0V。箭頭AW31是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0139]而且，例如約OV的正電壓從控制柵極線CGl通過導(dǎo)體部7d施加至作為用于讀取數(shù)據(jù)的MISFET QR的η型半導(dǎo)體區(qū)13對中一個(gè)的η型半導(dǎo)體區(qū)13c。此時(shí)，如箭頭AW32示意性示出的，耦合至導(dǎo)體部7d的η型半導(dǎo)體區(qū)13C和ρ型阱HPW2之間的電勢差約等于0V。箭頭AW32是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0140]而且，例如約IV的正電壓從用于讀取數(shù)據(jù)的位線RBL通過導(dǎo)體部7f施加至作為選擇MISFET QS的η型半導(dǎo)體區(qū)13對中另一個(gè)的半導(dǎo)體區(qū)13e。
[0141]而且，作為電源電壓Vcc的約3V的電壓從選擇線GS通過導(dǎo)體部7e施加至選擇MISFET QS的柵電極FGS。
[0142]另一方面，例如OV的電壓從用于寫入/擦除數(shù)據(jù)的各個(gè)位線WBL通過各個(gè)導(dǎo)體部7c施加至用于寫入/擦除數(shù)據(jù)的電容器元件CWE的P型半導(dǎo)體區(qū)11、其η型半導(dǎo)體區(qū)12及其P型阱HPWl的每一個(gè)。此時(shí)，因?yàn)镻型半導(dǎo)體區(qū)11和P型阱HPWl的每一個(gè)都由P型半導(dǎo)體形成，如箭頭AW33所示的，因此P型半導(dǎo)體區(qū)11和P型阱HPWl之間的電勢差約等于0V。箭頭AW33是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。因?yàn)镻型半導(dǎo)體區(qū)11和P型阱HPWl之間的電勢差約等于0V，如箭頭AW34示意性示出的，因此η型半導(dǎo)體區(qū)12和P型阱HPWl之間的電勢差也約等于0V。箭頭AW34是指箭頭的開始端和結(jié)束端之間的電勢差約等于0V。
[0143]注意到，施加至用于寫入/擦除數(shù)據(jù)的電容器元件CWE的P型半導(dǎo)體區(qū)11、其η型半導(dǎo)體區(qū)12及其P型阱HPWl的電壓的每一個(gè)例如也可以是電源電壓Vcc，而不是0V?；蛘撸鲜鲭妷旱拿恳粋€(gè)也可根據(jù)從給定電壓值至另一電壓值連續(xù)改變施加電壓的掃描方法施加。
[0144]另一方面，反向偏置施加至界面IF32處的pn結(jié)以產(chǎn)生例如對應(yīng)于電源電壓Vcc的電勢差，界面IF32是在P型阱HPWl與η型阱HNW和及η型嵌入阱DNW的每一個(gè)之間的界面并通過圖6中的粗線示出。此外，反向偏置施加至界面IF33處的pn結(jié)以產(chǎn)生例如對應(yīng)于電源電壓Vcc的電勢差，界面IF33是在P型阱HPW2于η型阱HNW和η型嵌入阱DNW的每一個(gè)之間的界面并通過圖6中的粗線示出。
[0145]因此，對于η型嵌入阱DNW來說，例如，施加電源電壓Vcc。而且，在例如OV的電壓施加至形成也用作用于讀取數(shù)據(jù)的MISFET QR的電容器元件C的下電極的p型阱HPW2以及例如OV的電壓施加至形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的下電極的P型阱HPffl的狀態(tài)下，選擇MISFET QS進(jìn)入導(dǎo)通態(tài)。在這種狀態(tài)下，讀取存儲在所選存儲單元中的數(shù)據(jù)，其取決于用于讀取數(shù)據(jù)的MISFET QR的溝道中是否流動(dòng)漏電流而為O或I。S卩，基于作為用于讀取數(shù)據(jù)的MISFETQR的η型半導(dǎo)體區(qū)13對中一個(gè)的半導(dǎo)體區(qū)13c和作為其η型半導(dǎo)體區(qū)13對中另一個(gè)的η型半導(dǎo)體區(qū)13d之間流動(dòng)的電流值，讀取存儲在存儲單元MCl中的數(shù)據(jù)。
[0146]注意到，在讀取數(shù)據(jù)時(shí)，以下表達(dá)式（7)中所示的比率RC2，即電勢差Vr與電勢差Vr和Vwe的總和的比率，被定義為電容器元件C和CWE之間的耦合比。
[0147]RC2 = Vr/ (Vr+Vwe) ... (7)
[0148]根據(jù)上述實(shí)施例1，用于寫入/擦除數(shù)據(jù)的電容器元件CWE以及用于讀取數(shù)據(jù)的MISFET QR分別形成在P型阱HPWl和HPW2中，它們彼此分離并通過η型阱HNW和η型嵌入阱DNW彼此隔離。而且，在用于寫入/擦除數(shù)據(jù)的電容器元件CWE中執(zhí)行數(shù)據(jù)的重寫。這消除了在下文描述的比較例I中所描述的提供具有電容器元件ClOO (參見下述圖14)的閃存的存儲單元MCl的需要，且允許減小半導(dǎo)體器件的尺寸。
[0149]因?yàn)橛糜趯懭?擦除數(shù)據(jù)的電容器元件CWE以及用于讀取數(shù)據(jù)的MISFET QR分別形成在彼此分離的P型阱HPWl和HPW2中，因此可穩(wěn)定數(shù)據(jù)的重寫。這可以改善閃存的操作可靠性。
[0150]此外，因?yàn)榭衫脕碜韵淖钚‰娏Σ⑦m于低電壓下單電源重寫的溝道的整個(gè)表面的FN隧道電流執(zhí)行數(shù)據(jù)的重寫，因此容易提供利用內(nèi)部升壓電路的單電源構(gòu)造。這可增加數(shù)據(jù)可被重寫的次數(shù)。
[0151]〈半導(dǎo)體器件的制造方法〉
[0152]以下將說明實(shí)施例I中的半導(dǎo)體器件的制造方法。圖7至12是其制造工藝過程中的實(shí)施例I中的半導(dǎo)體器件的主要部分的截面圖。圖7至12是沿圖2的線A-A截取的截面圖。
[0153]首先，如圖7中所示，提供作為由具有ρ型導(dǎo)電類型的硅（Si)單晶制成的半導(dǎo)體襯底的襯底1S。在襯底IS的主面?zhèn)壬?，通過光刻（以下簡稱為光刻）工藝，離子注入工藝等形成η型嵌入阱DNW。光刻工藝是通過光致抗蝕劑（以下簡稱為抗蝕劑）膜的應(yīng)用形成預(yù)期抗蝕劑圖案，將其暴露于光，對其顯影等的一系列步驟。在離子注入工藝中，利用通過光刻工藝在襯底IS的主面上方形成的抗蝕劑圖案作為掩模，將預(yù)期雜質(zhì)選擇性引入襯底IS的預(yù)期部分中。此處抗蝕劑圖案形成為將其中已經(jīng)引入雜質(zhì)的區(qū)域暴露并覆蓋其他區(qū)域的圖案。
[0154]隨后，隔離溝槽形成在襯底IS的主面的隔離區(qū)中。隨后，在隔離溝槽中，嵌入絕緣膜以形成溝槽形隔離部TI。以此方式，有源區(qū)被限定在將要形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的區(qū)域ARwe、其中將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr，以及其中將要形成選擇MISFET QS的區(qū)域ARs中。還能首先形成隔離部TI且隨后形成η型嵌入阱DNW0
[0155]隨后，如圖8中所示，ρ型阱HPWl和HPW2以及η型阱HNW通過光刻工藝、離子注入工藝等形成。諸如硼（B)的ρ型雜質(zhì)通過離子注入方法從襯底IS的主面?zhèn)茸⑷毽切颓度脍錎NW中以形成ρ型阱HPWl和HPW2。而且，諸如磷（P)或砷（As)的η型雜質(zhì)通過離子注入方法從襯底IS的主面?zhèn)茸⑷毽切颓度脍錎NW中，從而形成η型阱HNW。
[0156]隨后，通過熱氧化方法等形成電容器絕緣膜IOa和柵極絕緣膜IOb以及10c。電容器絕緣膜IOa形成在將要形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的區(qū)域ARwe中。柵極絕緣膜IOb形成在將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中。柵極絕緣膜IOc形成在將要形成選擇MISFET QS的區(qū)域ARs中。電容器絕緣膜IOa和柵極絕緣膜IOb以及IOc還可通過CVD方法等形成，而不通過上述熱氧化方法形成。如上所述，優(yōu)選地，電容器絕緣膜IOa和柵極絕緣膜IOb和IOc的每一個(gè)具有不小于IOnm且不大于20nm的厚度，其例如是12nm。
[0157]隨后，在襯底IS的主面上，通過CVD方法等形成例如由低阻多晶硅制成的導(dǎo)體膜
20 ο
[0158]隨后，如圖9中所示，例如通過光刻工藝和蝕刻工藝圖案化導(dǎo)體膜20，以形成作為浮柵電極FG的電容器電極FGCl、作為浮柵電極FG的柵電極FGR，以及柵電極FGS。電容器電極FGCl形成在將要形成用于寫入/擦除數(shù)據(jù)的電容器CWE的區(qū)域ARwe中。柵電極FGR形成在將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中。柵電極FGS形成在將要形成選擇MISFET QS的區(qū)域ARs中。
[0159]隨后，在將要形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的區(qū)域ARwe中、在位于電容器電極FGCl —側(cè)上的ρ型阱HPWl的部分中，通過光刻工藝、離子注入方法等形成p—型半導(dǎo)體區(qū)11a。隨后，在將要形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的區(qū)域ARwe中、在位于電容器電極FGCl的另一側(cè)上的ρ型阱HPWl的部分中，通過光刻工藝、離子注入方法等形成n_型半導(dǎo)體區(qū)12a。另一方面，在將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中，通過光刻工藝，離子注入方法等形成n_型半導(dǎo)體區(qū)13a。在將要形成選擇MISFET QS的區(qū)域ARs中，通過光刻工藝、離子注入方法等形成n_型半導(dǎo)體區(qū)13a。
[0160]隨后，如圖10中所示，在襯底IS的主面上方，通過CVD方法等沉積例如由二氧化硅制成的絕緣膜，且隨后通過各向異性干法蝕刻回蝕以在電容器電極FGCl以及柵電極FGR和FGS的側(cè)面上方形成側(cè)壁SW。
[0161]隨后，在將要形成寫入/擦除電容器元件CWE的區(qū)域ARwe中、在位于形成有側(cè)壁SW的電容器電極FGCl的一側(cè)上的P型阱HPWl的部分中，通過光刻工藝、離子注入方法等形成P+型半導(dǎo)體區(qū)lib。此時(shí)，通過離子注入方法將諸如硼（B)的ρ型雜質(zhì)注入?yún)^(qū)域IPPl (參見圖2)中。因此，在區(qū)域ARwe中，ρ+型半導(dǎo)體區(qū)Ilb形成在位于在其側(cè)面上形成有側(cè)壁SW的電容器電極FGCl的一側(cè)上的ρ型阱HPWl的部分中，致使包括p_型半導(dǎo)體區(qū)Ila和p +型半導(dǎo)體區(qū)Ilb的ρ型半導(dǎo)體區(qū)11的形成。而且，在ρ型阱HPW2的延伸區(qū)中，通過光刻步驟、離子注入方法等形成P+型半導(dǎo)體區(qū)4a。此時(shí)，通過離子注入方法將諸如硼（B)的ρ型雜質(zhì)例如注入?yún)^(qū)域IPP2 (參見圖2)。
[0162]隨后，在將要形成寫入/擦除電容器元件CWE的區(qū)域ARwe中，通過光刻步驟、離子注入方法等形成n+型半導(dǎo)體區(qū)12b。此時(shí)，通過離子注入方法將諸如磷（P)或砷（As)的η型雜質(zhì)例如注入?yún)^(qū)域IPNl (參見圖2)中。因此，在區(qū)域ARwe中、在位于在其側(cè)面上形成有的側(cè)壁SW的電容電極FGCl的另一側(cè)上的ρ型阱HPWl的部分中，形成η+型半導(dǎo)體區(qū)12b，致使包括n_型半導(dǎo)體區(qū)12a和η +型半導(dǎo)體區(qū)12b的η型半導(dǎo)體區(qū)12的形成。而且，在將要形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE的區(qū)域ARwe中，形成用于寫入/擦除數(shù)據(jù)的電容器元件CWE。
[0163]在將要形成的用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中，以及在將要形成選擇MISFET QS的區(qū)域ARs中，通過光刻步驟、離子注入方法等形成η+型半導(dǎo)體區(qū)13b。此時(shí)，通過離子注入方法將諸如磷（P)或砷（As)的η型雜質(zhì)注入例如區(qū)域IPN2(參見圖2)中。因此，在將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中以及在將要形成選擇MISFET QS的區(qū)域ARs中，形成n+型半導(dǎo)體區(qū)13b，致使包括了 η _型半導(dǎo)體區(qū)13a和η +型半導(dǎo)體區(qū)13b的η型半導(dǎo)體區(qū)13的形成。因此，在將要形成用于讀取數(shù)據(jù)的MISFET QR的區(qū)域ARr中，形成用于讀取數(shù)據(jù)的MISFET QR，同時(shí)在將要形成選擇MISFET QS的區(qū)域ARs中，形成選擇MISFET QSo用于讀取數(shù)據(jù)的MISFET QR的η型半導(dǎo)體區(qū)13對是η型半導(dǎo)體區(qū)13c和13d。選擇MISFET QS的η型半導(dǎo)體區(qū)13對是η型半導(dǎo)體區(qū)13d和13e。此時(shí)，在位于η型阱HNW上方的層的部分中，形成η+型半導(dǎo)體區(qū)8a。
[0164]隨后，如圖11中所示，選擇性形成硅化物層5a。在形成硅化物層5a的步驟之前，在包括電容器電極FGCl和柵電極FGR的浮柵電極FG的頂面上方形成蓋層絕緣膜14，同時(shí)在襯底IS的一部分上方，形成絕緣膜以避免硅化物層5a形成在該部分中。
[0165]隨后，如圖12中所示，在襯底IS的主面上方，通過CVD方法等沉積例如由氮化硅制成的絕緣膜6a。隨后，在絕緣膜6a上方，通過CVD方法等將例如由二氧化硅制成的絕緣膜6b沉積為厚于絕緣膜6a。絕緣膜6b進(jìn)一步經(jīng)歷化學(xué)機(jī)械拋光(CMP)工藝以具有其平坦化的上表面。以此方式，形成包括了絕緣膜6a和6b的絕緣膜6。
[0166]隨后，如圖3中所示，在絕緣膜6中，通過光刻工藝和蝕刻工藝形成接觸孔CT。隨后，在襯底IS的主面上方，通過CVD方法等沉積例如由鎢(W)等制成的導(dǎo)體膜且隨后通過CMP方法等進(jìn)行拋光以在接觸孔CT中形成導(dǎo)體部7a至7f。隨后，執(zhí)行常規(guī)互連形成工藝、檢查工藝以及組裝工藝以制造半導(dǎo)體器件。
[0167]〈關(guān)于被存儲單元占據(jù)的面積〉