半導(dǎo)體器件的制作方法
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請交叉引用
[0002]將2013年12月27日提交的日本專利申請N0.2013-272503的公開內(nèi)容，包括說明書，附圖和摘要，通過引用整體并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及一種半導(dǎo)體器件，且例如適用于具有形成在半導(dǎo)體襯底中的半導(dǎo)體元件的半導(dǎo)體器件。
【背景技術(shù)】
[0004]一些半導(dǎo)體器件具有非易失性存儲單元，其每一個(gè)用于存儲例如在從故障中恢復(fù)過程中或例如LCD (液晶顯示器)圖像調(diào)整的修整過程中使用的信息，或諸如其內(nèi)部的半導(dǎo)體制造編號的相對較小容量的信息。這樣的非易失性存儲單元的示例包括由多晶硅等的導(dǎo)體膜形成的非易失性存儲單元。
[0005]日本未審專利公布N0.2007-110073(專利文獻(xiàn)I)公開了這樣的由多晶硅等的導(dǎo)體膜形成的非易失性存儲單元。在專利文獻(xiàn)I中公開的非易失性存儲單元中，由多晶硅等的導(dǎo)體膜制成的浮柵電極經(jīng)由柵極絕緣膜形成在半導(dǎo)體襯底的主面上方。在專利文獻(xiàn)I中公開的非易失性存儲單元中，在浮柵電極與形成在半導(dǎo)體襯底的主面中的多個(gè)有源區(qū)重疊的各位置處，放置用于寫入/擦除數(shù)據(jù)的電容器部，用于讀取數(shù)據(jù)的晶體管，以及電容器部。在專利文獻(xiàn)I中公開的非易失性存儲單元中，在用于寫入/擦除數(shù)據(jù)的電容器部中，利用FN(Fowler-Nordheim，福勒-諾得海姆)隧穿電流重寫數(shù)據(jù)。
[0006]日本未審專利公布N0.2011-9454(專利文獻(xiàn)2)公開了這種由多晶硅等的導(dǎo)電膜形成的非易失性存儲單元。在專利文獻(xiàn)2中公開的非易失性存儲單元中，在半導(dǎo)體襯底的主面上方，經(jīng)由柵極絕緣膜形成由多晶硅等導(dǎo)電膜制成的浮柵電極。在專利文獻(xiàn)2中公開的非易失性存儲單元中，形成具有浮柵電極的電荷存儲部以及半導(dǎo)體區(qū)。
[0007]在非專利文獻(xiàn)I中，公開了一種MTP(多時(shí)間可編程)非易失性存儲單元。在非專利文獻(xiàn)I中公開的非易失性存儲單元中，在半導(dǎo)體襯底的主面上方，經(jīng)由柵極絕緣膜形成由多晶硅等的導(dǎo)電膜制成的浮柵電極。在非專利文獻(xiàn)I中公開的非易失性存儲單元中，在浮柵電極與半導(dǎo)體襯底的主面中形成的兩個(gè)有源區(qū)重疊的各位置處，放置控制柵電容器元件以及隧道柵電容器元件。
[0008][現(xiàn)有技術(shù)文獻(xiàn)]
[0009][專利文獻(xiàn)]
[0010][專利文獻(xiàn)I]
[0011]日本未審專利公布N0.2007-110073
[0012][專利文獻(xiàn)2]
[0013]日本未審專利公布N0.2011-9454
[0014][非專利文獻(xiàn)]
[0015][非專利文獻(xiàn)I]
[0016]IEEE 學(xué)報(bào)，電子器件，第 60 卷，1892-1897 頁，2013。

【發(fā)明內(nèi)容】

[0017]在包括采用由多晶硅等的導(dǎo)電膜制成的浮柵電極的這種非易失性存儲單元的半導(dǎo)體器件中，浮柵電極可在形成作為一種類型的場效應(yīng)晶體管(FET)的MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的柵電極的同一步驟中形成。這可有利于半導(dǎo)體器件的制造工藝，提高半導(dǎo)體器件的制造良率以及改善半導(dǎo)體器件的可靠性。
[0018]但是，在包括采用由多晶硅等的導(dǎo)電膜制成的浮柵電極的這種非易失性存儲單元的半導(dǎo)體器件中，由各個(gè)存儲單元占據(jù)的面積相對較大。因此，非易失性存儲單元的容量不能容易地增大且不能提高半導(dǎo)體器件的性能。
[0019]本發(fā)明的其他問題和新特征將從本說明書以及附圖的陳述中變得顯而易見。
[0020]根據(jù)一個(gè)實(shí)施例，半導(dǎo)體器件包括非易失性存儲單元的存儲單元。存儲單元包括具有由浮柵電極的一部分形成的柵電極的用于寫入/擦除數(shù)據(jù)的元件，以及具有由浮柵電極的另一部分形成的柵電極的用于讀取數(shù)據(jù)的場效應(yīng)晶體管。用于寫入/擦除數(shù)據(jù)的元件具有半導(dǎo)體區(qū)對，其具有相反的導(dǎo)電類型。在用于寫入/擦除數(shù)據(jù)的元件中在柵極長度方向上的浮柵電極的長度小于在用于讀取數(shù)據(jù)的場效應(yīng)晶體管中在柵極長度方向上的浮柵電極的長度。
[0021]根據(jù)該實(shí)施例，可提升半導(dǎo)體器件的性能。
【附圖說明】
[0022]圖1是實(shí)施例1中的半導(dǎo)體器件中的閃存的主要部分電路圖；
[0023]圖2是實(shí)施例1中的半導(dǎo)體器件中的各個(gè)存儲單元的平面圖；
[0024]圖3是實(shí)施例1中的半導(dǎo)體器件中的存儲單元的截面圖；
[0025]圖4是示出在實(shí)施例1中的閃存中的數(shù)據(jù)寫入操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖；
[0026]圖5是示出在實(shí)施例1中的閃存中的數(shù)據(jù)擦除操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖；
[0027]圖6是示出在實(shí)施例1中的閃存中的數(shù)據(jù)讀取操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖；
[0028]圖7是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0029]圖8是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0030]圖9是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0031]圖10是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0032]圖11是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0033]圖12是在其制造工藝過程中的實(shí)施例1中的半導(dǎo)體器件的主要部分截面圖；
[0034]圖13是比較例I中的半導(dǎo)體器件中的閃存的主要部分電路圖；
[0035]圖14是比較例I中的半導(dǎo)體器件中的各個(gè)存儲單元的平面圖；
[0036]圖15是比較例I中的半導(dǎo)體器件中的存儲單元的截面圖；
[0037]圖16是實(shí)施例2中的半導(dǎo)體器件中的閃存的主要部分電路圖；
[0038]圖17是實(shí)施例2中的半導(dǎo)體器件中的各個(gè)存儲單元的平面圖；
[0039]圖18是實(shí)施例2中的半導(dǎo)體器件中的存儲單元的截面圖；
[0040]圖19是示出在實(shí)施例2中的閃存中的數(shù)據(jù)寫入操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖；
[0041 ] 圖20是示出當(dāng)輔助電容器元件的電容值與用于讀取數(shù)據(jù)的MISFET的電容值的比率改變時(shí)的耦合比的曲線圖；
[0042]圖21是示出在實(shí)施例2中的閃存中的數(shù)據(jù)擦除操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖；以及
[0043]圖22是示出在實(shí)施例2中的閃存中的數(shù)據(jù)讀取操作中施加至存儲單元的各個(gè)部分的電壓的示例的截面圖。
【具體實(shí)施方式】
[0044]在以下實(shí)施例中，出于方便起見，如果必要，則將通過分成多個(gè)章節(jié)或?qū)嵤├f明各個(gè)實(shí)施例。但是，并不意味著它們彼此不相關(guān)，除非特別明確說明，且一個(gè)章節(jié)或?qū)嵤├橇硪粋€(gè)的部分或整體的變型，細(xì)節(jié)，補(bǔ)充說明等等。
[0045]而且在以下實(shí)施例中，當(dāng)提及元件的數(shù)量等(包括編號，數(shù)值，量，范圍等)時(shí)，不限于特定數(shù)量，除非特別明確說明或除非它們顯然限于特定數(shù)量。元件的數(shù)量等可不小于或不大于特定數(shù)量。
[0046]而且在以下實(shí)施例中，不言而喻的是，其部件(還包括元件，步驟等)不是必要的，除非特別明確說明或除非該部件被認(rèn)為顯然是原則上必要的。類似地，如果在以下實(shí)施例中提及部件的形狀，位置關(guān)系等，假設(shè)該形狀，位置關(guān)系等包括與其基本類似或相似的那些，除非特別明確說明或除非其被認(rèn)為在原則上顯然不是。相同原理適用于前述數(shù)值和范圍。
[0047]以下，將根據(jù)附圖詳細(xì)說明代表性實(shí)施例。注意到，用于說明實(shí)施例的所有附圖中，具有相同功能的構(gòu)件由相同附圖標(biāo)記表示，且省略其贅述。而且，在以下實(shí)施例中，除非特別必要，否則原則上不再贅述相同或相似的部分的說明。
[0048]在實(shí)施例采用的附圖中，出于改善說明清晰度的目的，即使在截面圖中也可省略陰影，同時(shí)出于改善說明清晰度的目的，即使平面圖中也可加陰影。
[0049](實(shí)施例1)
[0050]首先將說明實(shí)施例1中的半導(dǎo)體器件。在實(shí)施例1中的半導(dǎo)體器件中，主電路和作為存儲與主電路有關(guān)的相對較小容量的預(yù)期信息的非易失性存儲單元的閃存形成在同一半導(dǎo)體芯片中。
[0051]上述主電路的示例包括諸如DRAM (動態(tài)隨機(jī)存取存儲單元)或SRAM (靜態(tài)隨機(jī)存取存儲單元)的存儲電路，諸如CPU (中央處理單元)或MPU (微處理單元)的邏輯電路，以及其中嵌入這種存儲電路和這種邏輯電路的混合信號電路。上述主電路的示例還包括LCD(液晶顯示器件)驅(qū)動電路。上述預(yù)期信息包括有關(guān)半導(dǎo)體芯片中放置在修整中使用的元件的地址的信息，有關(guān)放置在恢復(fù)存儲電路或LCD驅(qū)動電路中使用的存儲單元或LCD元件的地址的信息，關(guān)于在調(diào)整LCD圖像中使用的調(diào)整電壓的修整抽頭信息，以及半導(dǎo)體器件的制造編號。
[0052]〈半導(dǎo)體器件的電路構(gòu)造〉
[0053]首先將說明實(shí)施例1中的半導(dǎo)體器件的電路構(gòu)造。圖1是實(shí)施例1中的半導(dǎo)體器件中的閃存的主要部分電路圖。假設(shè)在圖1中所示的平面中，彼此相交或優(yōu)選彼此正交的兩個(gè)方向是X軸方向和Y軸方向。
[0054]實(shí)施例1中的半導(dǎo)體器件中的閃存具有存儲單元陣列MR1。在存儲單元陣列MRl中，其每一個(gè)在Y軸方向上延伸的用于寫入/擦除數(shù)據(jù)的多個(gè)位線WBL沿與Y軸方向相交，或優(yōu)選正交的X軸方向布置。而且，在存儲單元陣列MRl中，其每一個(gè)在Y軸方向上延伸的用于讀取數(shù)據(jù)的多個(gè)位線RBL沿X軸方向布置。而且，在存儲單元陣列MRl中，其每一個(gè)沿X軸方向延伸并與位線WBL和RBL交叉的多個(gè)控制柵極線CGl和CGO沿Y軸方向布置。而且，在存儲單元陣列MRl中，其每一個(gè)沿X軸方向延伸并與位線WBL和RBL交叉的多個(gè)選擇線GS沿Y軸方向布置。
[0055]注意到多個(gè)控制柵極線CGl中每一個(gè)也用作源極線SL。多個(gè)控制柵極線CGO中每一個(gè)也用作P型阱HPW2，這將利用圖2和3在下文說明?？刂茤艠O線CGl和CGO也簡單地被稱為字線。
[0056]用于寫入/擦除數(shù)據(jù)的各個(gè)位線WBL都電耦合至反相器電路，其用于輸出在作為形成存儲單元陣列MRl的區(qū)域外部的區(qū)域的外圍電路區(qū)中放置的數(shù)據(jù)，雖然省略了其說明。用于讀取數(shù)據(jù)的各個(gè)位線RBL電耦合到在外圍電路區(qū)中放置的讀放電路。
[0057]在位線WBL和控制柵極線CGl以及選擇線GS之間的交點(diǎn)附近，其每一個(gè)對應(yīng)于一位的存儲單元MCl電耦合于此。圖1說明了一位由一個(gè)存儲單元MCl形成的示例性情況。
[0058]各個(gè)存儲單元MCl都包括用于寫入/擦除數(shù)據(jù)的電容器元件CWE，用于讀取數(shù)據(jù)的MISFET QR以及選擇MISFET QS。注意到，如上所述，MISFET是FET的一種類型。選擇MISFET QS是用于選擇存儲單元MCl的選擇MISFET。
[0059]用于寫入/擦除數(shù)據(jù)的電容器元件CWE的一個(gè)電極電耦合至用于寫入/擦除數(shù)據(jù)的一個(gè)位線WBL。用于寫入/擦除數(shù)據(jù)的電容器元件CWE的另一電極由浮柵電極FG的一部分形成，這將利用圖2和3在下文說明。用于讀取數(shù)據(jù)的MISFET QR的柵電極由浮柵電極FG的另一部分形成。因此，用于寫入/擦除數(shù)據(jù)的電容器元件CWE的另一電極電耦合至用于讀取數(shù)據(jù)的MISFET QR的柵電極。另一方面，用于讀取數(shù)據(jù)的MISFET QR的漏極經(jīng)由選擇MISFET QR電耦合至用于讀取數(shù)據(jù)的一個(gè)位線RBL。用于讀取數(shù)據(jù)的MISFET QR的源極電耦合至也用作源極線SL的控制柵極線CG1。選擇MISFET的柵電極電耦合至一個(gè)選擇線GS0
[0060]<存儲單元的構(gòu)造>
[0061]以下將說明實(shí)施例1中的半導(dǎo)體器件中的閃存的各個(gè)存儲單元的構(gòu)造。圖2是實(shí)施例I中的半導(dǎo)體器件中的各個(gè)存儲單元的平面圖。圖3是實(shí)施例1中的半導(dǎo)體器件中的存儲單元的截面圖。圖2和3中每一個(gè)都示出對應(yīng)于一位的存儲單元。圖3是沿圖2中的線A-A截取的截面圖。
[0062]假設(shè)在圖2中所示的平面中，彼此相交，或優(yōu)選彼此正交的兩個(gè)方向是X軸方向和Y軸方向。圖2示出在移除導(dǎo)體部分7a至7f，絕緣膜6，蓋層絕緣膜14，硅化物層5a，側(cè)壁SW以及隔離部TI的透視狀態(tài)下的存儲單元。圖2僅示出蓋層絕緣層14的外圍。為了提高說明的清晰度，圖2被部分陰影化。
[0063]如上所述，實(shí)施例1中的半導(dǎo)體器件中的閃存的各個(gè)存儲單元MCl都包括浮柵電極FG，用于寫入/擦除數(shù)據(jù)的電容器元件CWE以及用于讀取數(shù)據(jù)的MISFET QR。
[0064]形成半導(dǎo)體器件的半導(dǎo)體襯底(以下簡稱為襯底)IS例如由具有P型導(dǎo)電類型的硅(Si)單晶制成。在襯底IS中，具有與P型相反的導(dǎo)電類型的η型嵌入阱DNW形成為從襯底IS的主面延伸至預(yù)定深度。即，在襯底IS的主面中，形成η型嵌入阱DNW。
[0065]在襯底IS的主面中，放置隔離部TI。隔離部TI限定了有源區(qū)L1、L2、L3以及L4。隔離部TI是其每一個(gè)被稱為所謂的SGI (淺凹槽隔離)或STI (淺溝槽隔離)的溝槽型隔離部，例如是通過在襯底is的主面中形成的淺溝槽中嵌入由二氧化硅(S12)等制成的絕緣膜而形成的。
[0066]在η型嵌入阱DNW中，形成ρ型阱HPWl和HPW2以及η型阱HNW。定位ρ型阱HPWl和HPW2以便被包括在η型嵌入阱DNW中，同時(shí)通過η型嵌入阱DNW和η型阱HNW彼此電隔離。定位P型阱HPW2以便沿ρ型阱HPWl延伸。
[0067]各個(gè)ρ型阱HPWl和HPW2都包含諸如硼⑶的P型雜質(zhì)。在位于P型阱HPW2上的層的一部分中，形成作為上述有源區(qū)L3的ρ+型半導(dǎo)體區(qū)4a。ρ +型半導(dǎo)體區(qū)4a包含與ρ型阱HPW2中包含的相同的雜質(zhì)，但是ρ+型半導(dǎo)體區(qū)4a中其雜質(zhì)濃度被設(shè)定為高于ρ型阱HPW2中其雜質(zhì)濃度。ρ+型半導(dǎo)體區(qū)4a在襯底IS的主面上方形成的絕緣膜6中形成的一個(gè)接觸孔CT中電耦合到導(dǎo)體部7a。在接觸導(dǎo)體部7a的p+型半導(dǎo)體區(qū)4a的頂表面層的一部分中，也可形成例如其每一個(gè)由硅化鈷(CoSix)制成的硅化物層5a。
[0068]η型阱HNW包含例如磷(P)或砷(As)的η型雜質(zhì)。在位于η型阱HNW上方的層的一部分中，形成η+型半導(dǎo)體區(qū)8a。η +型半導(dǎo)體區(qū)8a包含與η型阱HNW中包含的相同的雜質(zhì)，但是η+型半導(dǎo)體區(qū)8a中其雜質(zhì)濃度被設(shè)定為高于η型講HNW中其雜質(zhì)濃度。
[0069]上述η+型半導(dǎo)體區(qū)8a在絕緣膜6中形成的接觸孔CT中電耦合到導(dǎo)體部7b。在接觸導(dǎo)體部7b的n+型半導(dǎo)體區(qū)8a的頂面層的一部分中，也可以形成硅化物層5a。
[0070]圖2和3示出η型阱HNW接觸ρ型阱HPWl和HPW2的示例。但是，η型阱HNW也可遠(yuǎn)離P型阱HPWl或HPW2，以便不接觸P型阱HPWl或HPW2。換言之，在η型阱HNW和ρ型阱HPWl或HPW2之間，也可插入部分η型嵌入阱DNW。
[0071]浮柵電極FG是其中存儲促成信息存儲的電荷的部分。浮柵電極FG例如由低阻多晶硅等的導(dǎo)體膜制成并形成為電浮置狀態(tài)，即處于與另一導(dǎo)體絕緣的狀態(tài)。如圖2中所示，浮柵電極FG形成為沿Y軸方向延伸以便二維地重疊ρ型阱HPWl和HPW2的狀態(tài)。注意到存儲單元MCl也放置為二維地重疊ρ型阱HPWl和HPW2。
[0072]在浮柵電極FG 二維地重疊ρ型阱HPWl的有源區(qū)LI的位置處，放置用于寫入/擦除數(shù)據(jù)的電容器元件CWE。用于寫入/擦除數(shù)據(jù)的電容器元件CWE包括電容器電極FGC1、電容器絕緣膜10a、ρ型半導(dǎo)體區(qū)ll、n型半導(dǎo)體區(qū)12以及ρ型阱HPW1。
[0073]電容器電極FGCl由浮柵電極FG的一部分形成。換言之，電容器電極FGCl是形成在浮柵電極FG 二維地重疊ρ型阱HPWl的有源區(qū)LI的位置處的浮柵電極FG的一部分。電容器電極FGCl也是形成電容器元件CWE的上電極的部分。
[0074]電容器絕緣膜1a例如由二氧化硅(S12)制成并形成在電容器電極FGCl和襯底IS之間，即P型阱HPWl之間。電容器絕緣膜1a例如具有不小于1nm且不大于20nm的厚度。注意到在電容器電極CWE中，在重寫數(shù)據(jù)時(shí)，電子或空穴從P型阱HPWl經(jīng)由電容器絕緣膜1a注入電容器電極FGCl中，或者電子或空穴從電容器元件FGCl經(jīng)由電容器絕緣膜1a釋放進(jìn)入ρ型阱HPWl中。因此，電容器絕緣膜1a具有例如被設(shè)定為約12nm的較小厚度。將電容器絕緣膜1a的厚度設(shè)定為不小于1nm的值的原因是，如果電容器絕緣膜1a的厚度小于該值，則不能確保電容器絕緣膜1a的可靠性。將電容器絕緣膜1a的厚度設(shè)定為不大于20nm的原因是，如果電容器絕緣膜1a的厚度大于該值，則難以使電子或空穴穿過電容器絕緣膜1a且不能容易地執(zhí)行數(shù)據(jù)的重寫。
[0075]ρ型半導(dǎo)體區(qū)n型半導(dǎo)體區(qū)12形成在ρ型阱HPWl中的各位置處，通過與電容器電極FGCl自對準(zhǔn)電容器電極FGCl 二維插入在ρ型阱HPWl中的各位置之間。
[0076]ρ型半導(dǎo)體區(qū)11包括溝道側(cè)ρ_型半導(dǎo)體區(qū)I la，以及耦合至ρ _型半導(dǎo)體區(qū)Ila的P+型半導(dǎo)體區(qū)lib。各個(gè)P _型半導(dǎo)體區(qū)Ila和P +型半導(dǎo)體區(qū)Ilb都包含諸如硼⑶的ρ型雜質(zhì)。但是，P+型半導(dǎo)體區(qū)Ilb中其雜質(zhì)濃度被設(shè)定為高于P-型半導(dǎo)體區(qū)Ila中其雜質(zhì)濃度。P型半導(dǎo)體區(qū)11在絕緣膜6中形成的一個(gè)接觸孔CT中電耦合至導(dǎo)體部7c。導(dǎo)體部7c電耦合到用于寫入/擦除數(shù)據(jù)的位線WBL。在接觸導(dǎo)體部7c的ρ+型半導(dǎo)體區(qū)Ilb的頂面層的一部分中，也可以形成硅化物層5a。
[0077]ρ型半導(dǎo)體區(qū)11電耦合到ρ型阱HPW1。因此，P型阱HPWl是形成電容器元件CWE的下電極的部分。
[0078]η型半導(dǎo)體區(qū)12包括溝道側(cè)η_型半導(dǎo)體區(qū)12a，以及耦合至η _型半導(dǎo)體區(qū)1