一種硅通孔刻蝕方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種深硅(TSV)通孔刻蝕方法。
【背景技術(shù)】
[0002]近年來，計算機、通訊、汽車電子、航空航天工業(yè)和其他消費類產(chǎn)品對微電子封裝提出了更高的要求，即更小、更薄、更輕、高可靠、多功能、低功耗和低成本，需要在硅晶圓上制備出許多垂直互連通孔來實現(xiàn)不同芯片之間的電互連，硅通孔刻蝕工藝逐漸成為微納加工領(lǐng)域的一個重要技術(shù)。而隨著微電子機械器件和微電子機械系統(tǒng)(MicroElectromechanical System, MEMS)被越來越廣泛的應(yīng)用于汽車和電費電子等領(lǐng)域，以及TSV (Through Silicon Via)通孔刻蝕(Through Silicon Etch)技術(shù)在未來封裝領(lǐng)域的廣闊前景，深娃刻蝕工藝逐漸成為MEMS制造領(lǐng)域和TSV技術(shù)中最炎手可熱的工藝之一。
[0003]硅通孔刻蝕工藝是一種采用等離子體干法刻蝕的深硅刻蝕工藝，相對于一般的硅刻蝕工藝，其主要區(qū)別在于:刻蝕深度遠大于一般的硅刻蝕工藝。一般的硅刻蝕工藝的刻蝕深度通常小于I μ m,而深硅刻蝕工藝的刻蝕深度則為幾十微米甚至上百微米，具有很大的深寬比。因此，為獲得良好的深孔形貌，需要刻蝕去除深度為幾十甚至上百微米的硅材料，就要求深硅刻蝕工藝具有更快的刻蝕速率，更高的選擇比和更大的深寬比。深硅刻蝕工藝也廣泛應(yīng)用在SOI (silicon on insulator)結(jié)構(gòu)上,深娃刻蝕工藝需要從掩膜層向下刻蝕一定深度，如大于1um,或者40-100um直到暴露出底部的絕緣材料層。如圖2所示為典型的在利用深硅刻蝕工藝對SOI材料層進行刻蝕時形成的結(jié)構(gòu)圖。圖2中待刻蝕材料層I底部包括絕緣材料層3，頂部包括掩膜層2，掩膜層2上包括圖形化的開口。其中待刻蝕材料層為晶體硅，掩膜層可以是氧化硅或者其它可以作為掩膜的材料，底部的絕緣材料層3可以是氧化硅或者氮化硅或者有機聚合物等其它絕緣材料。在等離子刻蝕過程中掩膜層頂部會積累大量電子形成負電荷的鞘層，同時入射的部分帶正電離子也會吸附在刻蝕通孔側(cè)壁，由于底部是絕緣材料層所以這些電荷無法被有效導(dǎo)走，會隨著等離子處理的持續(xù)逐漸積累。在掩膜層表面負電荷分布不夠均勻或者刻蝕通孔側(cè)壁正電荷分布不均勻的情況下，從上方等離子體中入射的正離子會受到這些不對稱電場的影響而偏離原來垂直入射的方向，入射軌跡會發(fā)生傾斜。這種入射軌跡的傾斜在通孔底部區(qū)域最明顯，傾斜入射的離子會撞擊底部開口側(cè)壁形成凹口 4，這些凹口又稱notch需要被消除，否則會嚴重影響最終加工完成時的器件性能?，F(xiàn)有技術(shù)提出用如圖3所示的脈沖形的偏置射頻電源功率，施加到下電極的射頻功率包括高功率階段A和低功率階段B，其中低功率階段可以是零功率輸出也就是關(guān)閉功率輸出，也可以是遠低于高功率輸出數(shù)值的一種功率輸出。應(yīng)用這種高低切換的脈沖形功率輸出方法可以明顯減小Notch現(xiàn)象的發(fā)生，但是采用這種方法后凹口雖然明顯減小但是仍然部分存在。
[0004]所以業(yè)界需要一種新的刻蝕方法，能夠基本完全消除這些通孔底部側(cè)壁的凹口，同時保證刻蝕速率不會降低。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是提供一種硅通孔刻蝕方法，包括:放置待處理基片到反應(yīng)腔內(nèi)的基座上，所述待處理基片上包括絕緣材料層和位于絕緣材料層上方的硅材料層，硅材料層上方還包括圖形化的掩膜層開口 ；通入反應(yīng)氣體到所述反應(yīng)腔，施加源射頻功率到所述反應(yīng)腔內(nèi)，形成等離子體，從圖形化掩膜層開口向下刻蝕形成硅通孔；通過一個偏置射頻電源輸出偏置射頻功率到所述基座，用以調(diào)節(jié)所述等離子體中的離子入射到基片上的能量；其特征在于，包括至少一個階段中偏置射頻功率呈脈沖型，其輸出功率在高功率輸出步驟和低功率輸出步驟之間切換，所述偏置射頻功率脈沖的占空比低于10%。較佳地，所述偏置射頻功率脈沖占空比低于5%，大于0.1%以側(cè)地消除刻蝕通孔側(cè)壁的凹口。
[0006]所述待處理基片上從圖形化的掩膜層開口向下刻蝕硅材料層直到底部的絕緣材料層，其中從所述開口到底部絕緣材料層的硅通孔深度大于10um。
[0007]硅通孔刻蝕包括第一刻蝕階段，從所述掩膜層開口向下刻蝕到第一深度，偏置射頻功率脈沖的占空比大于10% ;完成第一刻蝕階段后進入第二刻蝕階段向下刻蝕，從所述第一深度刻蝕到底部絕緣材料層，偏置射頻功率脈沖的占空比小于10%。這樣在保證第一刻蝕階段刻蝕速率的同時避免了刻蝕孔側(cè)壁凹口的出現(xiàn)。其中第一深度大于所述整個硅通孔深度的2/3。
[0008]在第一刻蝕階段中偏置射頻功率脈沖的高功率輸出步驟輸出第一功率，第二刻蝕階段中偏置射頻功率脈沖的高功率輸出步驟輸出第二功率，第一功率第一所述第二功率。這樣即使在超低占空比刻蝕階段仍能保證足夠的刻蝕速率。
[0009]本發(fā)明方法還包括匹配頻率獲取步驟，在匹配頻率獲取步驟中設(shè)置偏置射頻電源的輸出功率在高功率輸出步驟和低功率輸出步驟之間切換，調(diào)節(jié)所述偏置射頻電源的輸出頻率以獲得匹配所述高功率輸出步驟和第功率輸出步驟的多個匹配頻率，在從圖形化掩膜層開口向下刻蝕形成硅通孔過程中，偏置射頻電源的輸出頻率在所述多個匹配頻率之間切換。這樣能夠保證在超低占空比情況下仍能夠有效的實現(xiàn)阻抗匹配，射頻功率能在時間非常短的高功率輸出步驟中被饋送入反應(yīng)腔，形成穩(wěn)定的等離子體。
[0010]偏置射頻電源內(nèi)包括射頻功率發(fā)生器和一個內(nèi)置脈沖信號源，還包括一個外置脈沖信號源，一個切換開關(guān)選擇性的聯(lián)通所述內(nèi)置脈沖信號源或外置脈沖信號源的輸出信號到所述射頻功率發(fā)生器。所述內(nèi)置脈沖信號源輸出脈沖信號的占空比大于10%小于100%，外置脈沖信號源的輸出脈沖信號占空比小于10%大于0.1%。本發(fā)明專門設(shè)計優(yōu)化了脈沖信號產(chǎn)生機構(gòu)，以適應(yīng)特殊需求，能夠更有效地在本發(fā)明超低占空比刻蝕模式下和普通占空比刻蝕模式間自由切換。
【附圖說明】
[0011]圖1是本發(fā)明等離子刻蝕裝置的結(jié)構(gòu)示意圖；
[0012]圖2是現(xiàn)有技術(shù)深硅刻蝕工藝對SOI材料層進行刻蝕時形成的結(jié)構(gòu)圖；
[0013]圖3是現(xiàn)有技術(shù)偏置射頻電源輸出功率不意圖；
[0014]圖4是本發(fā)明偏置射頻電源輸出功率示意圖；
[0015]圖5是本發(fā)明偏置射頻電源結(jié)構(gòu)圖。
【具體實施方式】
[0016]請參考圖1理解本發(fā)明等離子刻蝕裝置結(jié)構(gòu)，本發(fā)明等，離子刻蝕裝置包括等離子反應(yīng)腔100，反應(yīng)腔內(nèi)包括基座120，基座內(nèi)包括下電極?；敳抗潭ㄓ徐o電夾盤121，靜電夾盤上設(shè)置有待處理基片，一個調(diào)節(jié)環(huán)105圍繞在靜電夾盤121或者基片122外圍，通過對調(diào)節(jié)環(huán)材料和形狀、尺寸的設(shè)計可以改善基片邊緣區(qū)域的電場分布，實現(xiàn)對刻蝕均勻性的改善。反應(yīng)腔100頂部包括絕緣材料制成的絕緣窗實現(xiàn)對反應(yīng)頂部的密封。絕緣窗上方包括至少一組電感線圈，通過導(dǎo)線連接到一個高頻射頻電源用于形成并維持高濃度的等離子體，高頻電源輸出13Mhz的射頻能量到反應(yīng)腔內(nèi)。反應(yīng)腔頂部還包括一個反應(yīng)氣體噴口，該噴口通過管道和閥門連接到至氣源110，除了圖1中所示的供氣結(jié)構(gòu)，實際刻蝕中還可以包括多種反應(yīng)氣體源(SF6、C4F8、Ar)通過閥門網(wǎng)絡(luò)供應(yīng)反應(yīng)氣體到反應(yīng)腔內(nèi)或者，或者在反應(yīng)氣體不需要通入反應(yīng)腔時通過閥門網(wǎng)絡(luò)直接將反應(yīng)氣體通過旁路管道排放到氣壓閥130下游的排氣管道中。一個偏置射頻電源40通過導(dǎo)線連接到一個匹配電路50，匹配電路50內(nèi)具有可變阻抗，經(jīng)過匹配電路調(diào)節(jié)后的射頻能量被輸出到基座內(nèi)的下電極，通過調(diào)節(jié)偏置射頻電源的功率大小調(diào)節(jié)入射到基片表面的等離子體的能量大小。本發(fā)明除了可以用于圖1所示的電感耦合等離子反應(yīng)器(ICP)外也可以應(yīng)用于電容耦合的等離子反應(yīng)器(CCP)，這些反應(yīng)器類型的選擇屬于公知技術(shù)，在此不再贅述。
[0017]如圖3所示的現(xiàn)有技術(shù)利用傳統(tǒng)的脈沖形射頻電源輸出到下電極，其占空比(A階段時長占整個處理步驟A+B時間長度比例)一般選用10-90%，部分文獻中也有記載5%-95%，但是實際使用中偏置射頻電源的功率輸出脈沖占空比參數(shù)沒有選用低于10%的。因為傳統(tǒng)認為占空比越小則輸入功率越小，因此刻蝕速率越低，而且由于高功率輸出階段A的時間很短，馬上進入低功率輸出階段B會造成等離子熄滅或者轉(zhuǎn)入低功率輸出段B時等離子狀態(tài)的不穩(wěn)定，增加等離子處理參數(shù)調(diào)節(jié)難度。而通過調(diào)節(jié)脈沖偏置射頻電源的輸出功率會相對穩(wěn)定的多。所以現(xiàn)有技術(shù)通常在消除Notch現(xiàn)象時會在10%-90%范圍內(nèi)選擇占空比再通過調(diào)節(jié)輸出功率或者脈沖頻率來進一步改善。由于這一技術(shù)原因所以現(xiàn)有市場上配