一種半導(dǎo)體器件的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件的制備方法。
【背景技術(shù)】
[0002]在電子消費(fèi)領(lǐng)域，多功能設(shè)備越來越受到消費(fèi)者的喜愛，相比于功能簡單的設(shè)備，多功能設(shè)備制作過程將更加復(fù)雜，比如需要在電路版上集成多個(gè)不同功能的芯片，因而出現(xiàn)了 3D 集成電路(integrated circuit, IC)技術(shù)，3D 集成電路(integrated circuit, IC)被定義為一種系統(tǒng)級集成結(jié)構(gòu)，將多個(gè)芯片在垂直平面方向堆疊，從而節(jié)省空間，各個(gè)芯片的邊緣部分可以根據(jù)需要引出多個(gè)引腳，根據(jù)需要利用這些引腳，將需要互相連接的的芯片通過金屬線互聯(lián)，但是上述方式仍然存在很多不足，比如堆疊芯片數(shù)量較多，而且芯片之間的連接關(guān)系比較復(fù)雜，那么就會需要利用多條金屬線，最終的布線方式比較混亂，而且也會導(dǎo)致體積增加。
[0003]因此，目前在所述3D集成電路(integrated circuit, IC)技術(shù)中大都采用娃通孔(Through Silicon Via, TSV),娃通孔是一種穿透娃晶圓或芯片的垂直互連，TSV可堆棧多片芯片，在芯片鉆出小洞(制程又可分為先鉆孔及后鉆孔兩種，Via Fist1Via Last)，從底部填充入金屬，硅晶圓上以蝕刻或雷射方式鉆孔(via)，再以導(dǎo)電材料如銅、多晶硅、鎢等物質(zhì)填滿。從而實(shí)現(xiàn)不同硅片之間的互聯(lián)。
[0004]3D IC是將原裸晶尺寸的處理器晶片、可程式化邏輯閘(FPGA)晶片、記憶體晶片、射頻晶片(RF)或光電晶片，打薄之后直接疊合，并透過TSV鉆孔連接。在3D IC立體疊合技術(shù)，娃通孔(TSV)、中介板(Interposer)等關(guān)鍵技術(shù)/封裝零組件的協(xié)助下，在有限面積內(nèi)進(jìn)行最大程度的晶片疊加與整合，進(jìn)一步縮減SoC晶片面積/封裝體積并提升晶片溝通效率。
[0005]TSV(through silicon via)是實(shí)現(xiàn)3D封裝的關(guān)鍵技術(shù)，TSV技術(shù)與傳統(tǒng)封裝相t匕，前者可以使多個(gè)芯片在Z軸方向?qū)崿F(xiàn)互聯(lián)，減少了封裝體積，大大縮短了總的互連長度，數(shù)據(jù)的傳輸速度得到了顯著增長的同時(shí)，系統(tǒng)的功耗卻降低了 30%左右，提高了系統(tǒng)工作性能。
[0006]目前硅通孔中介層(TSV interposer)標(biāo)準(zhǔn)制程如圖1所示，先將硅通孔101鑲嵌在(embedded TSV)在硅中，然后再利用大馬士革工藝進(jìn)行后段的金屬連線，一般都采用較厚的金屬銅層102進(jìn)行互連，形成硅通孔中介層。無論是TSV制造，還是后段連線都需要至少一次電鍍和化學(xué)機(jī)械研磨。這也是TSV生產(chǎn)制造過程主要的成本消耗。
[0007]目前在硅通孔中介層(TSV interposer)標(biāo)準(zhǔn)制程中由于需要多次的電鍍以及研磨，而且每次都需要形成較厚的金屬層，從而使得目前TSV技術(shù)主要面對的挑戰(zhàn)是制作成本問題，較高的制造成本使TSV的應(yīng)用受到限制。如何對所述方法進(jìn)行改進(jìn)，降低成本成為目前TSV技術(shù)中亟需解決的問題。

【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0009]本發(fā)明為了克服目前存在問題，提供了一種半導(dǎo)體器件的制備方法，包括:
[0010]提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底中形成有硅通孔凹槽；
[0011]選用犧牲材料層填充所述硅通孔凹槽；
[0012]在所述半導(dǎo)體襯底以及所述犧牲材料層上沉積層間金屬介電層；
[0013]圖案化所述層間金屬介電層，以形成第一開口，露出所述犧牲材料層；
[0014]去除所述犧牲材料層，以露出所述硅通孔凹槽；
[0015]在所述硅通孔凹槽以及所述第一開口中填充導(dǎo)電材料，以同時(shí)形成硅通孔結(jié)構(gòu)以及位于所述娃通孔結(jié)構(gòu)上方的第一金屬層。
[0016]作為優(yōu)選，在填充所述犧牲材料層之前，還包括在所述硅通孔凹槽中形成隔離層的步驟。
[0017]作為優(yōu)選，通過熱氧化所述硅通孔凹槽的側(cè)壁和底部形成所述隔離層。
[0018]作為優(yōu)選，填充所述犧牲材料層之后，還包括平坦化的步驟，平坦化所述犧牲材料層至所述隔離層。
[0019]作為優(yōu)選，形成所述硅通孔凹槽的方法為:
[0020]在所述半導(dǎo)體襯底上形成硬掩膜層；
[0021]圖案化所述硬掩膜層，以形成所述硅通孔凹槽的圖案；
[0022]以所述硬掩膜層為掩膜，蝕刻所述半導(dǎo)體襯底，以形成所述硅通孔凹槽。
[0023]作為優(yōu)選，在填充所述導(dǎo)電材料之前，還包括在所述第一開口以及所述硅通孔凹槽中形成擴(kuò)散阻擋層的步驟。
[0024]作為優(yōu)選，所述犧牲材料層選用無定型碳、底部抗反射層和Ge中的一種；
[0025]所述層間金屬介電層選用摻氟的娃酸鹽玻璃。
[0026]作為優(yōu)選，在填充所述導(dǎo)電材料之后，還包括平坦化的步驟，平坦化所述導(dǎo)電材料至所述層間金屬介電層。
[0027]作為優(yōu)選，所述方法還包括以下步驟:
[0028]在所述第一金屬層上形成金屬互連結(jié)構(gòu)；
[0029]在所述金屬互連結(jié)構(gòu)上形成金屬焊盤。
[0030]作為優(yōu)選，選用大馬士革工藝形成所述金屬互連結(jié)構(gòu)。
[0031]在本發(fā)明中通過對工藝過程的改進(jìn)，從而可以通過一次填充以及平坦化步驟同時(shí)形成所述硅通孔結(jié)構(gòu)以及位于所述硅通孔結(jié)構(gòu)上方的第一金屬層，通過減少TSV和后端制程(BEOL metal)互連過程中電鍍和化學(xué)機(jī)械研磨的次數(shù)來降低生產(chǎn)制造成本。
【附圖說明】
[0032]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0033]圖1為現(xiàn)有技術(shù)中所述半導(dǎo)體器件的結(jié)構(gòu)示意圖；
[0034]圖2a_2k為本發(fā)明的一【具體實(shí)施方式】中所述半導(dǎo)體器件的制備過程示意圖；
[0035]圖3為本發(fā)明一具體地實(shí)施方式中所述半導(dǎo)體器件的制備工藝流程圖。
【具體實(shí)施方式】
[0036]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0037]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述硅通孔結(jié)構(gòu)。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0038]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0039]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來實(shí)施，并且