半導(dǎo)體器件和相關(guān)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件和用于準(zhǔn)備半導(dǎo)體器件的相關(guān)方法。具體地而非排除地，本發(fā)明涉及包括垂直器件的半導(dǎo)體器件，所述垂直器件的頂部側(cè)接觸通過(guò)隔離溝槽與互補(bǔ)金屬氧化物半導(dǎo)體晶體管分離。
【背景技術(shù)】
[0002]很多產(chǎn)品要求在不同電壓下操作的多個(gè)CMOS電路和功率器件。有時(shí)這些多個(gè)電路之間的電壓差別會(huì)很大。因此，為了防止對(duì)于電子電路的損壞或者防止電子電路的不安全操作，可能要求高壓隔離。使用標(biāo)準(zhǔn)CMOS工藝制造的電路可能不提供高壓隔離，因此如果要求實(shí)質(zhì)上的隔離，則可能要求引入特殊工藝，所述特殊工藝合并了使用絕緣體上硅(SOI)襯底的隔離或通過(guò)生長(zhǎng)用于結(jié)隔離的專用掩埋外延層。這些工藝和襯底的單位晶片面積成本很高，隔離區(qū)占據(jù)的面積很大，并且這些工藝要求很長(zhǎng)的開(kāi)發(fā)時(shí)間。因此，在目前的CMOS制造工藝技術(shù)繼續(xù)發(fā)展的很長(zhǎng)一段時(shí)間，它們通常是不可用的。例如，這可以導(dǎo)致使用比當(dāng)前最先進(jìn)的CMOS工藝技術(shù)還要晚5至10年的制造工藝來(lái)制造高壓CMOS晶體管。
[0003]—些現(xiàn)有技術(shù)的CMOS/功率器件集成工藝的缺點(diǎn)之一是使用橫向器件,如橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)和結(jié)型場(chǎng)效應(yīng)晶體管(JFET)，并且根據(jù)這些器件的擊穿電壓(BV)，它們通常要求相當(dāng)大的硅面積。
[0004]在分立組件的分離領(lǐng)域中，已知并使用很多種垂直器件，即具有垂直結(jié)構(gòu)的半導(dǎo)體器件。例如，可以將晶體管和二極管實(shí)現(xiàn)為分立的垂直器件。在常規(guī)垂直晶體管中，漏極源極電流實(shí)質(zhì)垂直于器件襯底的接觸面和背面流動(dòng)，這和橫向晶體管中平行于襯底相反。
[0005]由于垂直晶體管具有較低的特征導(dǎo)通電阻，其相比如設(shè)置在SOI和結(jié)型隔離晶片上的橫向晶體管具有優(yōu)點(diǎn)。例如，由于更有效地利用了硅的垂直空間，垂直雙擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)晶體管能夠提供更低的擊穿固有導(dǎo)通電阻。使用消除VDMOS中JFET區(qū)電阻的溝槽金屬氧化物半導(dǎo)體(TrenchMOS，也稱為UM0S)晶體管，還可能得到更低的特征導(dǎo)通電阻。因此，垂直器件更多地用于分立功率器件。
[0006]相比橫向器件，垂直器件的缺點(diǎn)是要求在其襯底兩側(cè)與橫向器件連接。因而，封裝設(shè)計(jì)和制造實(shí)質(zhì)上更加困難，因而成本也更高。此外，在將垂直器件與已有技術(shù)SOI和結(jié)型隔離晶片集成時(shí)會(huì)有實(shí)質(zhì)的困難。

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明第一方面，提供一種半導(dǎo)體器件，包括:
[0008]襯底，具有相距總距離的接觸面和背面；
[0009]垂直器件，在襯底中形成并在接觸面上具有第一和第二端子；
[0010]隔離溝槽，在接觸面和背面之間延伸穿過(guò)襯底所述總距離，以電學(xué)地隔離垂直器件；
[0011]端子分離溝槽，從接觸面延伸入襯底并布置為將垂直器件的第一和第二端子分離，并限定第一和第二端子之間的導(dǎo)電路徑。
[0012]本發(fā)明將通常只在橫向器件中才有的處理簡(jiǎn)便性與垂直器件的優(yōu)點(diǎn)相結(jié)合。gp，全部襯底厚度都能夠用于電流橫向?qū)?，提供了較低的導(dǎo)通電阻。然而，經(jīng)由端子分離溝槽限定的導(dǎo)電路徑將通常設(shè)置在垂直器件背面的第二端子帶到接觸面。將第一和第二端子都設(shè)置在接觸表面上，其實(shí)現(xiàn)了與垂直器件的簡(jiǎn)化連接。
[0013]隔離溝槽的設(shè)置允許將高壓垂直器件和低或中壓器件集成在單個(gè)晶片上?？梢允褂酶畠r(jià)的襯底材料，因?yàn)檫@對(duì)在絕緣體上硅晶片上制造的半導(dǎo)體器件來(lái)說(shuō)并不重要。
[0014]半導(dǎo)體器件可以包括在隔離溝槽相對(duì)垂直器件的相對(duì)一側(cè)上的第二器件。第二器件可以包括橫向晶體管或垂直晶體管。橫向晶體管可以是LDMOS晶體管或JFET。第二器件可以是CMOS器件。隔離溝槽可以將垂直器件與第二器件電學(xué)地隔離。
[0015]隔離溝槽可以是第一隔離溝槽。半導(dǎo)體器件可以包括第二隔離溝槽。隔離溝槽可以在接觸面和背面之間延伸總距離穿過(guò)襯底，以電學(xué)地隔離垂直器件?？梢栽诖怪逼骷南鄬?duì)側(cè)面上提供第一和第二隔離溝槽。備選地，隔離溝槽可以是連續(xù)的并設(shè)置在垂直器件的相對(duì)側(cè)面上?？梢哉J(rèn)為該隔離溝槽形成硅島?？梢栽诠鑽u上設(shè)置垂直器件。不受到隔離溝槽約束的垂直器件的任意側(cè)邊/邊緣可能需要用于處理高壓的邊緣端接。邊緣端接會(huì)耗費(fèi)襯底的面積。因此，在很多情形中產(chǎn)生硅島是有利的。
[0016]垂直器件可以包括垂直晶體管或垂直二極管。垂直晶體管可以是VDMOS或溝槽MOS晶體管。垂直晶體管可以包括柵極端子。第一端子可以是源極端子。第二端子可以是漏極端子。備選地，第一和第二端子中每一個(gè)可以提供垂直二極管的陽(yáng)極和陰極。
[0017]可以在背面上設(shè)置電絕緣導(dǎo)熱材料，如氮化鋁或氧化鋁。電絕緣導(dǎo)熱材料可以允許半導(dǎo)體器件相互堆疊。即，例如在襯底背面粘連或焊接至熱沉?xí)r，電絕緣導(dǎo)熱材料允許熱量容易從半導(dǎo)體器件散出。
[0018]隔離溝槽和/或端子分離溝槽可以包括電介質(zhì)材料。
[0019]導(dǎo)電路徑可以至少部分地由設(shè)置在襯底內(nèi)的金屬材料限定。金屬材料可以是金屬或合金。導(dǎo)電路徑可以至少部分地由襯底摻雜區(qū)限定。
[0020]根據(jù)本發(fā)明第二方面，提供一種制造半導(dǎo)體器件的方法，包括:
[0021]接收襯底，所述襯底具有與在所述襯底中形成的垂直器件的接觸面并具有位于接觸面上的第一端子；
[0022]形成隔離溝槽，所述隔離溝槽穿過(guò)襯底延伸第一距離以電學(xué)地隔離所述垂直器件；以及
[0023]形成端子分離溝槽，所述端子分離溝槽從接觸面延伸入襯底，所述端子分離溝槽布置為在接觸表面上限定垂直器件的第二端子并限定第一和第二端子之間的導(dǎo)電路徑。
[0024]所述隔離溝槽是第一隔離溝槽，并且所述方法包括:在所述垂直器件的相對(duì)第一隔離溝槽的相對(duì)一側(cè)形成第二隔離溝槽，第二隔離溝槽可以配置為與晶體管電學(xué)地隔離。
[0025]所述襯底具有與接觸面相距總距離的背面。形成所述隔離溝槽可以包括從背面去除襯底材料。形成所述隔離溝槽可以包括從接觸面去除襯底材料。在從背面去除襯底材料后，可以從接觸面去除襯底材料。
[0026]所述方法可以包括將襯底的厚度從初始厚度減小為最終產(chǎn)品的厚度，以形成與接觸面相對(duì)的背面。在相同工藝步驟期間形成隔離溝槽和端子分離溝槽。
[0027]所述方法可以包括在背面提供電絕緣導(dǎo)熱材料。
[0028]所述方法可以包括在連接面上設(shè)置支撐結(jié)構(gòu)。所述第一距離可以是連接面和背面之間的總距離。
[0029]所述方法還可以包括在接觸面上設(shè)置掩模層以限定端子分離溝槽或隔離溝槽。所述方法還可以包括在背面上設(shè)置掩模層以限定隔離溝槽。
[0030]所述方法還可以包括用電介質(zhì)材料填充隔離溝槽和/或端子分離溝槽。
[0031]接收的襯底還可以具有靠近第一端子形成的用于設(shè)置第二接觸的氧化物柱塞。所述方法還可以包括在背面上設(shè)置掩模層，掩模層將包括垂直器件的襯底島的至少一部分露出。所述方法還可以包括從背面刻蝕掉垂直器件的襯底。所述方法還可以包括從背面刻蝕掉氧化物柱塞以提供空缺。所述方法還可以包括用金屬材料填充空缺。所述方法可以包括，在刻蝕過(guò)的垂直器件背面上提供金屬材料層?？杖眱?nèi)的金屬材料和金屬層可以提供金屬導(dǎo)電路徑。
【附圖說(shuō)明】
[0032]參考附圖并且僅作為示例方式描述本發(fā)明一個(gè)或多個(gè)實(shí)施例，其中:
[0033]圖1a示出制造半導(dǎo)體器件的方法；
[0034]圖1b示出由圖1a的方法接收的襯底；
[0035]圖1c示出圖1a的方法制造的半導(dǎo)體器件；
[0036]圖2a示出使用深反應(yīng)離子刻蝕方法準(zhǔn)備的一系列溝槽的掃描電子顯微圖；
[0037]圖2b示出在隔離溝槽刻蝕后的集成溝槽MOS器件的示意性截面圖；
[0038]圖3示出圖2b的半導(dǎo)體器件在聚合物溝槽填充后的示意性截面圖；
[0039]圖4示出圖3的半導(dǎo)體器件在接觸窗刻蝕、金屬再分配層沉積和結(jié)構(gòu)化后的示意性截面圖；
[0040]圖5示出圖4的半導(dǎo)體器件在晶片研磨和背側(cè)隔離層涂覆后的示意性截面圖；
[0041]圖6示出圖3的半導(dǎo)體器件在毯式回蝕(blanket etch-back)或聚合物的化學(xué)機(jī)械拋光、接觸窗刻蝕、金屬再分配層沉積和結(jié)構(gòu)化、以及背側(cè)隔離層的晶片研磨和涂覆后的示意性截面圖；
[0042]圖7a示出半導(dǎo)體器件可能布局的平面圖；
[0043]圖7b示出半導(dǎo)體器件第二可能布局的平面圖；
[0044]圖7c示出半導(dǎo)體器件第三可能布局的平面圖；
[0045]圖8示出CMOS工藝中第二集成溝槽MOS在隔離溝槽刻蝕后的示意性截面圖；
[0046]圖9示出圖8的半導(dǎo)體器件在在襯底背面上沉積聚合物后的示意性截面圖；
[0047]圖10示出圖9的半導(dǎo)體器件在毯式刻蝕或聚合物層化學(xué)機(jī)械拋光、硬掩