半導(dǎo)體設(shè)置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體領(lǐng)域，更具體地，涉及能夠通過調(diào)節(jié)功函數(shù)來改善短溝道效應(yīng)的半導(dǎo)體設(shè)置及其制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體器件的不斷小型化，短溝道效應(yīng)越來越明顯。特別是，當(dāng)柵長小于25nm時，短溝道效應(yīng)愈加難以控制。
[0003]另一方面，隨著器件的小型化，高K柵介質(zhì)/金屬柵配置代替?zhèn)鹘y(tǒng)的S12/多晶硅柵配置。與之相適應(yīng)，后柵(gate last)工藝正逐漸替代先柵(gate first)工藝。

【發(fā)明內(nèi)容】

[0004]本公開的目的至少部分地在于提供一種半導(dǎo)體設(shè)置及其制造方法，其中可以通過調(diào)節(jié)柵堆疊的等效功函數(shù)來改善短溝道效應(yīng)。
[0005]根據(jù)本公開的一個方面，提供了一種半導(dǎo)體設(shè)置，包括:襯底；以及在襯底上形成的第一單元半導(dǎo)體器件和第二單元半導(dǎo)體器件。第一單元半導(dǎo)體器件可以包括第一柵堆疊，第二單元半導(dǎo)體器件可以包括第二柵堆疊。第一柵堆疊可以包括第一功函數(shù)調(diào)節(jié)層，第二柵堆疊可以包括第二功函數(shù)調(diào)節(jié)層。第一柵堆疊的柵長可以小于第二柵堆疊的柵長，且第一功函數(shù)調(diào)節(jié)層的厚度可以小于第二功函數(shù)調(diào)節(jié)層的厚度。
[0006]根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體設(shè)置的方法，包括:在襯底上形成第一單元半導(dǎo)體器件和第二單元半導(dǎo)體器件。第一單元半導(dǎo)體器件可以包括第一柵堆疊，第二單元半導(dǎo)體器件可以包括第二柵堆疊。第一柵堆疊可以包括第一功函數(shù)調(diào)節(jié)層，第二柵堆疊可以包括第二功函數(shù)調(diào)節(jié)層。第一柵堆疊的柵長可以小于第二柵堆疊的柵長，且第一功函數(shù)調(diào)節(jié)層的厚度可以小于第二功函數(shù)調(diào)節(jié)層的厚度。
[0007]根據(jù)本公開的實施例，對于不同柵長的柵堆疊，可以采用不同厚度的功函數(shù)調(diào)節(jié)層(且因此柵堆疊的等效功函數(shù)不同)。例如，柵長越長，功函數(shù)調(diào)節(jié)層可以越厚。這導(dǎo)致了逆短溝道效應(yīng)，從而可以至少部分地抑制短溝道效應(yīng)。在后柵工藝中，功函數(shù)調(diào)節(jié)層的厚度改變可以通過柵槽本身的大小不同來實現(xiàn)，從而無需額外的復(fù)雜處理。
【附圖說明】
[0008]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0009]圖1-11是示出了根據(jù)本公開實施例的制造半導(dǎo)體設(shè)置流程中的部分階段的示意圖。
【具體實施方式】
[0010]以下，將參照附圖來描述本公開的實施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0011]在附圖中示出了根據(jù)本公開實施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。
[0012]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0013]根據(jù)本公開的實施例，提供了一種半導(dǎo)體設(shè)置。該半導(dǎo)體設(shè)置可以包括多個單元半導(dǎo)體器件，例如晶體管。這些單元半導(dǎo)體器件可以包括平面型器件如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，或立體型器件如鰭式場效應(yīng)晶體管(FinFET)。半導(dǎo)體設(shè)置中的單元半導(dǎo)體器件不限于相同類型，例如一部分單元半導(dǎo)體器件可以是平面型器件，而另一部分單元半導(dǎo)體器件可以是立體型器件。各單元半導(dǎo)體器件可以包括高K柵介質(zhì)/金屬柵配置。金屬柵例如可以包括功函數(shù)調(diào)節(jié)層和金屬柵導(dǎo)體層的疊層。在這種情況下，這些單元半導(dǎo)體器件可以通過后柵工藝來制造。
[0014]在這多個單元半導(dǎo)體器件中，至少一部分單元半導(dǎo)體器件，如第一和第二(或更多)單元半導(dǎo)體器件，可以具有不同的柵長(以實現(xiàn)例如不同的驅(qū)動能力)。根據(jù)本公開的實施例，對于具有不同柵長的單元半導(dǎo)體器件，它們的功函數(shù)調(diào)節(jié)層的厚度可以不同。例如，在第一單元半導(dǎo)體器件的柵長小于第二單元半導(dǎo)體器件的柵長的情況下，第一單元半導(dǎo)體器件的功函數(shù)調(diào)節(jié)層的厚度可以小于第二單元半導(dǎo)體器件的功函數(shù)調(diào)節(jié)層的厚度。這樣的配置可以導(dǎo)致逆短溝道效應(yīng)(reverse short channel effect),從而可以至少部分地抵消短溝道效應(yīng)的影響。這種配置在后柵工藝中能夠容易地實現(xiàn)。具體地，在后柵工藝中，功函數(shù)調(diào)節(jié)層的厚度可以取決于柵長的大小，如以下詳細(xì)所述。
[0015]根據(jù)本公開的實施例，還提供了一種制造半導(dǎo)體設(shè)置的方法。該方法可以包括在襯底上形成多個單元半導(dǎo)體器件如晶體管。各種制造工藝可以適用。例如，可以在襯底上形成柵堆疊?？梢詵哦询B為掩模，進(jìn)行延伸區(qū)(extens1n)注入以及(可選的)暈圈(halo)注入。在柵堆疊的側(cè)壁上，可以形成柵側(cè)墻(spacer)。然后，可以柵堆疊和柵側(cè)墻為掩模，進(jìn)行源/漏(S/D)注入，以形成源/漏區(qū)。在形成平面型器件如MOSFET的情況下，柵堆疊可以形成于襯底(具體地，有源區(qū)，例如由襯底中形成的淺溝槽隔離(STI)限定)的表面上；在形成立體型器件如FinFET的情況下，柵堆疊可以形成為與襯底上形成的鰭相交。
[0016]根據(jù)本公開的實施例，可以利用后柵工藝。在這種情況下，上述柵堆疊可以是犧牲柵堆疊，例如包括犧牲柵介質(zhì)層和犧牲柵導(dǎo)體層。在利用犧牲柵堆疊通過上述制造工藝形成源/漏區(qū)之后，可以進(jìn)行替代柵處理。例如，可以在襯底上形成層間電介質(zhì)層，并對其進(jìn)行平坦化處理，以露出犧牲柵堆疊。然后，可以選擇性去除犧牲柵堆疊，以在柵側(cè)墻內(nèi)側(cè)形成柵槽，隨后可以在柵槽中形成真正的柵堆疊，例如高K柵介質(zhì)/金屬柵堆疊。
[0017]這里需要指出的是，本公開不限于具體的單元半導(dǎo)體器件制造工藝。任何現(xiàn)有的制造工藝或者將來開發(fā)的制造工藝均可以適用。以上對制造工藝的描述，僅僅是為了使得本領(lǐng)域的技術(shù)人員能夠充分理解本公開。本領(lǐng)域技術(shù)人員可以設(shè)想去除某些步驟、添加附加的步驟和/或交換某些步驟的順序。
[0018]根據(jù)本公開的實施例，在形成柵堆疊時(在后柵工藝的情況下，在向柵槽中填充真正的柵堆疊時)，根據(jù)不同的柵長來形成不同厚度的功函數(shù)調(diào)節(jié)層。例如，柵長越小，功函數(shù)調(diào)節(jié)層的厚度可以越薄。這在后柵工藝的情況下是特別有利的。因為在后柵工藝的情況下，柵長越小，去除犧牲柵堆疊之后得到的柵槽就越小，向其中填充材料就越困難，因此在大致同等的條件下，在其中形成的材料層的厚度可以越薄。于是，可以單個淀積步驟，可以在不同大小的柵槽中形成不同厚度的功函數(shù)調(diào)節(jié)層。
[0019]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0020]圖11(圖11(a)示出了俯視圖，圖11(b)示出了沿圖11(a)中AA^的截面圖，圖11(c)示出了沿圖11(a)中BB'的截面圖)示出了根據(jù)本公開實施例的半導(dǎo)體設(shè)置1000。該半導(dǎo)體設(shè)置1000可以包括多個單元半導(dǎo)體器件，圖11中示出了其中的兩個。在圖11所示的示例中，單元半導(dǎo)體器件包括FinFET,它們分別包括各自的鰭(Fl ；F2)以及與鰭相交的柵堆疊(1022，1024-1，1026-1 ;1022，11024-2，1026-2)。柵堆疊可以包括高K柵介質(zhì)(1022)、設(shè)于高K柵介質(zhì)上的功函數(shù)調(diào)節(jié)層(1024-1 ; 1024-2)以及設(shè)于功函數(shù)調(diào)節(jié)層上的金屬柵導(dǎo)體(1026-1 ； 1026-2)。圖中左側(cè)器件的柵長(圖中表現(xiàn)為豎直方向上的尺度)(例如，約10-30nm)小于右側(cè)器件的柵長(例如，約12_100nm)，且左側(cè)器件的功函數(shù)調(diào)節(jié)層(1024-1)(例如，對于P型器件約0.3-5nm，對于η型器件約0.l_5nm)薄于右側(cè)器件的功函數(shù)調(diào)節(jié)層(1024-2)(例如，對于P型器件約0.5-5nm,對于η型器件約0.2_5nm)。
[0021]這