內(nèi)連線的制作方法及內(nèi)連線結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體元件的制造方法，且特別涉及一種半導體元件中的內(nèi)連線的制作方法。
【背景技術(shù)】
[0002]現(xiàn)階段半導體工藝中，鎢常被用來填充接觸窗(contact via)，形成所謂的插塞(plug)或金屬導線(metal line),以連接金屬層與娃或是連接不同的金屬層。理想上,會希望接觸窗的材料的電阻率越低越好，以達到較快的電流傳導速率。
[0003]隨著IC元件尺寸的微縮，連線層之間的接觸窗孔(contact hole)會變得更小與更窄，也因此增加了對鶴導線(W metal line)填充能力(gap-fill capability)的要求。如果鎢導線的填充能力不佳，會在導線中形成空洞(void)或隙縫(seam)，這將造成鎢導線電阻值上升，元件效能下降。
[0004]由于在以化學氣相沉積法(CVD)形成鎢時，鎢金屬無法很好的吸附在二氧化硅表面上，所以有時在填充鎢時會先填充一層氮化鈦(TiN)幫助鎢的粘附，并且阻止以CVD法形成鎢時，反應(yīng)物六氟化鎢(WF6)氣體中的氟與二氧化硅反應(yīng)。然而,氮化鈦的電阻值比鎢高，會造成鎢導線的電阻值上升，導致元件效能下降。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種內(nèi)連線結(jié)構(gòu)及內(nèi)連線的制作方法，可以制作具有高導電能力的金屬內(nèi)連線。
[0006]本發(fā)明的內(nèi)連線的制作方法包括以下步驟。提供基底，基底上已形成有第一介電層，且第一介電層中已形成兩個插塞。在第一介電層上形成第二介電層。在第二介電層中形成曝露出所述兩個插塞的一溝渠。分別在每一插塞上形成一金屬導線。
[0007]在本發(fā)明的一實施例中，溝渠的延伸方向和所述兩個插塞的連線方向大致垂直。
[0008]在本發(fā)明的一實施例中，分別在每一插塞上形成一金屬導線的方法包括:在基底上共形地形成金屬層；以及位于該第二介電層上的該金屬層以及位于所述兩個插塞之間的該金屬層。
[0009]在本發(fā)明的一實施例中，分別在每一插塞上形成一金屬導線的方法包括:在溝渠中形成金屬層，該金屬層包括形成在溝渠的相對兩側(cè)壁上的第一部分和第二部分，以及連接第一部分和第二部分且形成在溝渠的底部的第三部分；以及移除第三部分。
[0010]在本發(fā)明的一實施例中，在移除第三部分之后，第一部分形成和所述兩個插塞中的一者電性連接的一金屬導線，第二部分形成和所述兩個插塞中的另一者電性連接的另一金屬導線。
[0011]在本發(fā)明的一實施例中，在移除第三部分之后，在第一部分和第二部分之間填入介電材料。
[0012]在本發(fā)明的一實施例中，在每一插塞上形成一金屬導線之前，內(nèi)連線的制作方法更包括在基底上共形地形成阻障層。
[0013]在本發(fā)明的一實施例中，內(nèi)連線的制作方法更包括移除位于該第二介電層上的該阻障層以及位于所述兩個插塞之間的該阻障層。
[0014]在本發(fā)明的一實施例中,第二介電層為包括兩種不同介電材料的復合介電層。
[0015]本發(fā)明的內(nèi)連線結(jié)構(gòu)包括第一介電層、第二介電層、插塞、導線以及阻障層。第二介電層配置在第一介電層上。插塞配置在第一介電層中，且延伸至第二介電層。導線配置在第二介電層中，且位于插塞上。導線具有相對的兩側(cè)，且導線的一側(cè)和第二介電層之間配置有阻障層，而導線的另一側(cè)和第二介電層之間沒有阻障層。
[0016]基于上述，本發(fā)明提充一種內(nèi)連線結(jié)構(gòu)及內(nèi)連線的制作方法，可以解決由于導線材料的間隙填充能力不佳所導致的空洞或縫隙形成在導線內(nèi)部的問題，且可以提高導線的導電能力。
[0017]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例作詳細說明如下。
【附圖說明】
[0018]圖1A至圖1I是根據(jù)本發(fā)明的第一實施方式所繪示的一種內(nèi)連線的制作方法的流程圖。
[0019]其中，附圖標記說明如下:
[0020]100:第一介電層
[0021]101:罩幕層
[0022]102:插塞
[0023]104:第二介電層
[0024]104a:下介電層
[0025]104b:上介電層
[0026]106:溝渠
[0027]108:阻障層
[0028]110:金屬層
[0029]IlOa:第一部分
[0030]IlOb:第二部分
[0031]IlOc:第三部分
[0032]111:金屬導線
[0033]112:介電材料
[0034]D:間距
[0035]W:寬度
【具體實施方式】
[0036]本發(fā)明的第一實施方式提供一種內(nèi)連線的制作方法，圖1A至圖1I是根據(jù)第一實施方式所繪示，以剖面示意的流程圖。
[0037]請參照圖1A，在第一實施方式中，內(nèi)連線的制作方法包括提供一基底?；卓梢允侨我庖环N類型的半導體基底，例如硅基底或硅覆絕緣體(SOI)基底，且在基底中可以已經(jīng)形成了各種半導體元件以及溝通各個元件的插塞和線路層。由于基底可以具有多種變化，且無論其如何變化，均落于本發(fā)明所欲保護的范圍之內(nèi)，因此在附圖中并未將它繪示出來。
[0038]基底上已形成有第一介電層100,且第一介電層100中已形成至少兩個插塞102。第一介電層100的材料例如是二氧化硅(S12);插塞102的材料例如是多晶硅或鎢。插塞102將會電性連接待形成在第一介電層100上的導線和已形成在第一介電層100下的元件。第一介電層100和插塞102的形成方式是本技術(shù)領(lǐng)域普通技術(shù)人員所熟知的，在此不作贅述。
[0039]接著，在第一介電層100上形成第二介電層104。如圖1A所繪示，在本實施方式中，第二介電層104是包括兩種不同介電材料的復合介電層。具體地說，第二介電層104可包括下介電層104a和上介電層104b，其中下介電層104a的材料和第一介電層100不同，例如是氮化硅(SiN)，而上介電層104b的材料可和第一介電層100相同，例如是二氧化硅。當然，本發(fā)明并不以此為限，第二介電層104也可以是由單一材料形成的介電層。第二介電層104的形成方法也是眾所皆知的，例如可以使用化學氣相沉積(CVD)，其他已知的方法不在此贅述。
[0040]同時也需注意到，插塞102從第一介電層100中延伸至第二介電層104。在第二介電層104是復合介電層的本實施方式中，插塞102由第二介電層104的下介電層104a所覆至JHL ο
[0041]請參照圖1B，接著，在第二介電層104上形成圖案化的罩幕層101，以定義出待形成的溝渠的位置。罩幕層101可以是光阻(photoresist, PR)或硬遮罩(hard mask),其形成方法可以是微影工藝或是微影工藝搭配介電質(zhì)蝕刻工藝。
[0042]請參照圖1C，接著，在第二介電層104中形成溝渠106，其方法例如是干式蝕刻法，具體而言，是先以下介電層104a作為蝕刻終止層對上介電層104b進行蝕刻，再蝕刻下介電層104a，直到插塞102曝露為止。其中每一溝渠106恰好曝露出兩個插塞102。圖1C繪示的是溝渠106的剖面圖，換句話說，溝渠106的延伸方向(z方向)大致垂直于紙面，也垂直于兩個插塞102的連線方向(X方向)。同時也需注意到，在本實施方式中，溝渠106的寬度W和兩個插塞102的間距D很接近，但前者略大于后者，以便之后形成在溝渠106上的金屬層可以大致位于插塞102的上方，形成電性連接插塞102的導線。關(guān)于此點下文將有更詳細的說明。
[0043]在溝渠106形成之后，可以將罩幕層101移除。
[0044]請參照圖1D,在基底上共形地(conformally)形成阻障層108。阻障層108的材料需經(jīng)過選擇，使其和第二介電層104之間，以及和待填充于溝渠106的導線材料之間均具有較佳的親和力，以使該導線材料能順利地附著在溝渠106的側(cè)壁上。此外，在填充導線材料期間，導線材料的源氣體可能會和第二介電層104的材料發(fā)生反應(yīng)，阻障層108也可以避免這種現(xiàn)象。就此點而言，在第二介電層104的材料為二氧化硅，要填充在溝渠106中的導線材料為鎢的情況下，阻障層108可以