專利名稱：具有外延掩埋層的溝槽電容器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及器件及器件的制造，特別涉及溝槽電容器。
集成電路(ICs)或芯片采用了存儲用電荷的電容器。采用了存儲電荷的電容器的IC的一個例子是存儲器IC，例如動態(tài)隨機(jī)存取存儲器(DRAM)芯片，電容器中電荷的電平(0或1)表示一個數(shù)據(jù)位。
DRAM芯片包括互連成行和列的存儲單元陣列。一般行和列的連接分別稱為字線和位線。通過激活合適的字線和位線，進(jìn)行從存儲單元讀數(shù)據(jù)或?qū)憯?shù)據(jù)到存儲單元。
一般情況下，DRAM存儲單元包括與電容器相連的晶體管。該晶體管包括被溝道隔開的兩個擴(kuò)散區(qū)，溝道之上設(shè)置有柵。根據(jù)擴(kuò)散區(qū)之間的電流方向，一個區(qū)稱為漏，另一區(qū)稱為源。這里涉及的擴(kuò)散區(qū)可以互換地使用術(shù)語“漏”和“源”。柵耦合到字線，一個擴(kuò)散區(qū)耦合到位線。另一擴(kuò)散區(qū)耦合到電容器。在柵上施加合適的電壓，導(dǎo)通晶體管，使電流通過溝道在擴(kuò)散區(qū)之間流動，從而形成電容器與位線間的連接。使晶體管截止通過防止電流流過溝道切斷這種連接。
一般用于DRAM的一種類型的電容器是溝槽電容器。溝槽電容器是一種形成于襯底中的三維結(jié)構(gòu)。一般情況下，溝槽電容器包括腐蝕到襯底的深溝槽。這種溝槽中例如填充有n型摻雜多晶硅。摻雜多晶硅用作電容器的一個電極(稱作存儲節(jié)點(diǎn))。n型摻雜區(qū)包圍溝槽的下部，用作第二電極。摻雜區(qū)稱為“掩埋”極板。
形成掩埋極板的常規(guī)技術(shù)包括將摻雜劑外擴(kuò)散到包圍溝槽下部的襯底區(qū)。摻雜劑源一般由如砷摻雜的硅酸鹽玻璃(ASG)等摻雜硅酸鹽玻璃提供。ASG由TEOS和如TEAS或TEOA等有機(jī)前體形成。然而，這種前體很難傳送到低壓化學(xué)汽相淀積(LPCVD)系統(tǒng)中，由于晶片的消耗，導(dǎo)致了很差的晶片均勻性。為了補(bǔ)償很差的晶片均勻性，與其它LPCVD工藝相比，采用較小的批量。而且，ASG前體較貴。這兩種因素導(dǎo)致了ASG淀積工藝業(yè)主的高成本。
利用ASG形成掩埋極板需要許多復(fù)雜的工藝步驟，以將ASG工藝結(jié)合到DRAM制造的工藝步驟流程中。這也導(dǎo)致了成本的增加及成品率下降危險性的增大。
由于采用在p-/p+襯底上制造ICs，提高了成品率，所以有時是令人滿意的。p-/p+襯底例如提供了對鎖存的保護(hù)。另外，p-/p+襯底提供了金屬雜質(zhì)的較好的收集能力，并且比p-襯底更抗晶片熱形變。然而，帶有掩埋極板的常規(guī)溝槽電容器不適于用p-/p+襯底。這是因為n型掩埋極板和p型襯底的摻雜劑濃度基本上是相同的，因此會彼此中和。從上述討論可知，希望提供一種具有改進(jìn)的掩埋極板的溝槽電容器。
本發(fā)明涉及一種例如用于存儲單元的改進(jìn)的溝槽電容器。在一個實施例中，溝槽電容器用于例如DRAM的DRAM單元或嵌入DRAM芯片。這種溝槽電容器包括給溝槽的下部做襯里的外延層。在一個實施例中，摻雜外延(外延)層，以便用作電容器的一個掩埋極板。上述外延掩埋極板是一個介質(zhì)軸環(huán)。一種節(jié)點(diǎn)介質(zhì)給軸環(huán)和外延掩埋極板作襯里，隔離溝槽電容器的存儲節(jié)點(diǎn)與掩埋極板。可以提供外延間隔層，以提供摻雜外延掩埋極板與襯底間的隔離。在另一實施例中，外延層未摻雜。


圖1展示了常規(guī)DRAM單元。
圖2A-B展示了在DRAM單元中形成掩埋極板的常規(guī)工藝；圖3展示了本發(fā)明一個實施例的DRAM單元；圖4A-F展示了本發(fā)明一個實施例用于形成圖3的DRAM單元的工藝；圖5A-C展示了根據(jù)本發(fā)明一個實施例形成軸環(huán)的工藝；及圖6A-C展示了本發(fā)明形成軸環(huán)的另一工藝。
本發(fā)明一般涉及ICs，特別涉及溝槽電容器。這種ICs例如包括如隨機(jī)存取存儲器(RAMs)、動態(tài)RAMs(DRAMs)、同步DRAMs(SDRAMs)、靜態(tài)RAMs(SRAMs)及只讀存儲器(ROMs)或其它存儲ICs。其它ICs包括如可編邏輯陣列(PLAs)、專用ICs(ASICs)、合并邏輯/存儲ICs(嵌入DRAM)或任何電路器件。
一般情況下，許多ICs平行形成于例如硅晶片等半導(dǎo)體襯底上。完成處理后，切割晶片，以將ICs分離成多個分立芯片。然后將芯片封裝成最終產(chǎn)品，這些產(chǎn)品例如用于如計算機(jī)系統(tǒng)、蜂窩電話、個人數(shù)字助手(PDAs)等用戶產(chǎn)品，或其它電子產(chǎn)品。為了討論，下面結(jié)合形成單個單元介紹本發(fā)明。
為了討論，結(jié)合DRAM單元介紹本發(fā)明。然而，本發(fā)明可延伸到一般形成溝槽電容器。為了更好地理解本發(fā)明，提供對采用這種溝槽電容器的常規(guī)DRAM單元的介紹。
參照圖1，該圖示出了常規(guī)溝槽電容器DRAM單元100。例如，在Nesbit等的的有自對準(zhǔn)掩埋連接條的0.6μm2256Mb的溝槽DRAM單元(BEST)，IEDM93-627中說明了這種常規(guī)溝槽電容器DRAM單元，此處引用作為參考。一般情況下，用字線和位線互連單元陣列，以形成DRAM芯片。
DRAM單元包括形成在襯底101上的溝槽電容器160。該襯底輕摻雜有如硼(B)等p型摻雜劑。通常用重?fù)接腥缟?As)或磷(P)等n型摻雜劑(n+)的多晶硅(多晶硅)161填充溝槽。在包圍溝槽下部的襯底中提供摻雜有例如As的掩埋極板165。As從形成于溝槽側(cè)壁上的摻雜劑源如AsG擴(kuò)散到硅襯底中。多晶硅和掩埋極板用作電容器的各電極。節(jié)點(diǎn)介質(zhì)164隔離各電極，DRAM單元還包括晶體管110。晶體管包括柵112、擴(kuò)散區(qū)113和114。由溝道隔開的擴(kuò)散區(qū)是通過離子注入如磷(P)等n型摻雜劑形成的。稱作“節(jié)點(diǎn)結(jié)”的節(jié)點(diǎn)擴(kuò)散區(qū)125將電容器耦合到晶體管。節(jié)點(diǎn)擴(kuò)散區(qū)是從溝槽多晶硅通過掩埋連接條162外擴(kuò)散形成的。
軸環(huán)168形成于溝槽的上部。如這里所用的，溝槽的上部涉及到包括軸環(huán)的部分，下部包括軸環(huán)以下的部分。軸環(huán)可以防止節(jié)點(diǎn)結(jié)到掩埋極板的漏電。由于漏電會導(dǎo)致單元保持時間的減少，提高了刷新頻率，這對性能有不良影響，所以不希望有漏電。
在襯底的表面之下，提供包括如P或As等n型摻雜劑的掩埋阱170。掩埋阱中摻雜劑的峰值濃度在大約軸環(huán)的底部。一般情況下，該阱與掩埋極板相比是輕摻雜的。掩埋阱用于連接陣列中DRAM單元的各掩埋極板。
通過在柵和位線上加合適的電壓，激活晶體管，從而存取溝槽電容器。一般情況下，柵構(gòu)成字線，擴(kuò)散區(qū)113通過接觸183耦合到DRAM陣列中的位線185。位線185借層間介質(zhì)層189與擴(kuò)散區(qū)隔離。
提供淺溝槽隔離(STI)180，以隔離DRAM單元與其它單元或器件。如圖所示，字線120形成于溝槽之上，并借STI與之隔離。字線120稱為“跨越字線(passingwordline)”。這種結(jié)構(gòu)稱為折合位線結(jié)構(gòu)。
圖2a-c展示了形成DRAM單元的掩埋極板的常規(guī)工藝。參見圖2a，在襯底201的表面上形成基層疊層207?；鶎盈B層包括如基層氧化物204和如氮化物等基層停止層205等不同層?；鶎盈B層還包括形成于基層停止層上的硬掩模層206。硬掩模層用作形成溝槽的腐蝕掩模。利用常規(guī)的光刻技術(shù)構(gòu)圖基層疊層，以限定將要形成溝槽210的區(qū)域。
利用如反應(yīng)離子腐蝕(RIE)等各向異性腐蝕形成溝槽。然后用ASG層220給溝槽做襯里，用作形成掩埋極板的摻雜劑源。可以在ASG上形成薄TEOS層，以確保與填充溝槽所淀積的抗蝕層230具有良好的粘附性?？刮g層開凹槽，暴露溝槽上部的ASG層。利用濕法腐蝕工藝，去掉暴露的ASG層。
參見圖2B，相對ASG選擇性地從溝槽去掉其余抗蝕層部分。在溝槽之上淀積例如包括TEOS的介質(zhì)層208。TEOS層可以防止As自動擴(kuò)散到硅側(cè)壁的暴露上部。進(jìn)行退火，以便從ASG外擴(kuò)散As到硅，形成掩埋極板265。掩埋極板的上部接觸掩埋n阱270。形成掩埋極板后，制造DRAM的其余部分，從而例如形成如圖1所示的DRAM單元。
圖3展示了本發(fā)明的一個實施例。如該圖所示，DRAM單元300包括溝槽電容器310。作為例示，DRAM單元是合并隔離節(jié)點(diǎn)溝槽(MINT)單元。采用掩埋極板的其它溝槽單元構(gòu)形也是可以的。關(guān)于使用0.25微米設(shè)計規(guī)則的256兆位DRAM芯片，溝槽電容器的尺寸為約7-8微米深，0.25微米寬，0.50微米長，單位單元尺寸為約0.605平方微米。自然，這些尺寸是可以改變，取決于設(shè)計需要和設(shè)計規(guī)則。
如圖所示，溝槽電容器形成于如硅晶片等襯底301中。襯底例如輕摻雜有第一導(dǎo)電類型的摻雜劑。第一導(dǎo)電類型可以是p型，包括如B等摻雜劑。也可以采用如p+襯底等重?fù)诫s的襯底。襯底例如包括p-/p+外延襯底。p-/p+外延襯底包括輕摻雜(p-)外延部分303，重?fù)诫s(p+)部分襯底303。p+外延部分一般約2-3微米厚。
p阱330(p-阱)將陣列器件與襯底隔離，以減少漏電流。p阱的濃度約為5×1017-8×1017cm-3。
一般情況下，溝槽包括重?fù)诫s有第二導(dǎo)電類型的摻雜劑的多晶硅361。多晶硅例如重?fù)诫s有如As或P等n型摻雜劑(n+)。在一個實施例中，多晶硅重?fù)诫s有As。As的濃度為約1-2×1019cm-3。
根據(jù)本發(fā)明的一個實施例，外延(epi)硅層365給溝槽的下部做襯里，所謂的下部是指軸環(huán)368之下的溝槽部分?；蛘撸庋訉?65可以包括多個外延層。外延層用作電容器的掩埋極板。
外延層例如起始于襯底表面下約1.2微米處。這個距離取決于下軸環(huán)邊緣。在一個實施例中，外延層摻雜有與多晶硅361相同導(dǎo)電類型的摻雜劑。例如用如As或P等n型摻雜劑摻雜外延層。As的濃度例如約為1×1019cm3，P的濃度例如約為2×1019cm-3。另外也可以采用更高的濃度。也可以采用未摻雜的外延層。
節(jié)點(diǎn)介質(zhì)層364隔開電容器的各電極。在一個實施例中，介質(zhì)層包括氮化物/氧化物。也可采用氧化物/氮化物/氧化物或如氧化物、氮化氧化物或NONO等疊層之類的其它合適的介質(zhì)層。
連接電容器的外延掩埋極板365與DRAM陣列中其它電容器的是包括第二導(dǎo)電類型的摻雜劑的掩埋阱370。在一個實施例中，掩埋阱通過注入如As或P等n型雜質(zhì)形成。阱的濃度一般約為1×1017cm-3-1×1020cm-3。掩埋阱還可以形成有n型外延層，且連接到參考電壓。通過連接DRAM陣列中各電容器的掩埋極板與公共參考電壓，可以使介質(zhì)層中的最大電場最小，從而可以提高可靠性。在一個實施例中，參考電壓在位線下和高電壓極限之間的中間點(diǎn)，一般稱為VDD/2。也可以采用如地電壓等參考電壓。
在摻雜的多晶硅之上設(shè)置連接條362。摻雜劑從摻雜多晶硅361中外擴(kuò)散到硅中，形成節(jié)點(diǎn)擴(kuò)散區(qū)325或節(jié)點(diǎn)結(jié)，以耦合晶體管與電容器。盡管結(jié)合掩埋連接條介紹了所示的實施例，但也可以采用如表面連接條等其它類型的耦合。
軸環(huán)設(shè)置在溝槽的上部，延伸到約掩埋極板的上部。如圖所示，軸環(huán)稍微凹到襯底表面以下，以容納掩埋連接條362。軸環(huán)包括介質(zhì)材料。在一個實施例中，首先形成熱氧化層，然后在其上淀積TEOS層。軸環(huán)防止或減少了從節(jié)點(diǎn)結(jié)到掩埋極板的漏電。在一個實施例中，軸環(huán)約1.2微米深，20-90nm厚。
在溝槽的上部設(shè)置STI 380，以隔離DRAM單元與陣列中的其它單元，并防止連接條形成于相鄰的電容器之間。如圖所示，STI與溝槽的一部分重疊，留下其余部分允許電流在晶體管和電容器之間流動。在一個實施例中，STI標(biāo)稱重疊約溝槽寬度的一半。STI防止或減少了連接條到連接條的漏電。STI的深度約0.25微米。
晶體管310包括柵疊層312和由溝道區(qū)319隔開的漏/源擴(kuò)散區(qū)313和314。擴(kuò)散區(qū)包括n型摻雜劑，如As或P。擴(kuò)散區(qū)314耦合到節(jié)點(diǎn)結(jié)325。柵疊層也稱為字線，包括多晶硅層315。一般情況下，多晶硅摻雜有或者n型或者p型摻雜劑。任選可以在多晶硅層上形成金屬硅化物層(未示出)，以減小柵疊層的薄層電阻。多晶硅和硅化物有時稱為“多晶硅和硅化物(polycide)”。
如圖所示，柵疊層上覆蓋用作腐蝕掩模的氮化層316，以隔離字線?；蛘?，用側(cè)壁氧化物(未示出)和襯里317隔離字線。襯里例如包括氮化物或其它合適的材料。襯里也用作無邊界(borderless)接觸383形成期間的腐蝕停止層。無邊界接觸提供擴(kuò)散區(qū)313與位線385間的連接。介質(zhì)層389例如BPSG或其它介質(zhì)材料如氧化物，隔離位線與擴(kuò)散區(qū)。一般情況下，阻擋層或襯里層(未示出)給接觸開口做襯里，以隔離接觸栓塞與柵。
跨越位線320形成于STI 380之上，跨越位線與溝槽被STI和厚帽蓋氧化物隔離。在一個實施例中，跨越位線的邊緣基本上與溝槽的側(cè)壁對準(zhǔn)。這種構(gòu)形稱作折合(folded)位線結(jié)構(gòu)。也可以采用如開路(open)或開路折合(open folded)結(jié)構(gòu)?；蛘?，可以用例如采用垂直晶體管的其它單元設(shè)計。
如上所述，第一導(dǎo)電類型是p型，第二導(dǎo)電類型是n型。本發(fā)明還可以應(yīng)用于具有形成于n型襯底上的p型多晶硅的溝槽電容器。另外，可以用雜質(zhì)原子重?fù)诫s或輕摻雜襯底、阱、掩埋極板和DRAM單元的其它元件，以得到所需的電特性。
如圖3所示，溝槽電容器包括形成有外延層或多個外延層的掩埋極板。外延層例如選擇地形成于溝槽的下部上。采用外延掩埋極板，其優(yōu)點(diǎn)是能夠采用p-/p+襯底，進(jìn)而實現(xiàn)成品率的提高。例如，p-/p+襯底減少了鎖存、減少了晶片翹曲，并改善了雜質(zhì)的內(nèi)流(guttering)。在一個實施例中，溝槽電容器的軸環(huán)在選擇性外延生長和節(jié)點(diǎn)介質(zhì)淀積之前形成，在選擇性外延生長之前形成軸環(huán)有利于提供與軸環(huán)自對準(zhǔn)的掩埋極板。
圖4a-f展示了根據(jù)本發(fā)明一個實施例形成DRAM單元的工藝。參見圖4a，提供其上將制造DRAM單元的襯底401。該襯底401例如包括硅。也可以采用其它半導(dǎo)體襯底。一般情況下，襯底例如用如B等p型摻雜劑輕摻雜(p-)。B濃度約為2×1016cm-3。也可以采用形成重?fù)诫sp型(p+)襯底的更高濃度。具體地說，可以采用p-/p+外延襯底。例如這種襯底包括p-外延部分302和p+襯底303。一般外延部分約2-3微米厚，摻雜劑濃度約為1018cm-3-1020cm-3。為了避免p+或p-/p+襯底中的摻雜劑外擴(kuò)散，可以用由低溫氧化物(LTO)淀積工藝形成的氧化物封閉晶片的背側(cè)。
襯底可以包括n型掩埋阱470。掩埋阱包括P或As摻雜劑。在一個實施例中，構(gòu)圖掩模，以限定掩埋阱區(qū)。在襯底的掩埋阱區(qū)中注入n型摻雜劑如P。一般掩埋阱區(qū)位于陣列器件之下，但不支撐器件。注入使用足以淀積使P摻雜劑的峰值濃度在所形成的軸環(huán)底部區(qū)的能量和劑量。掩埋阱用于隔離p阱與襯底，并構(gòu)成外延極板之間的導(dǎo)電橋，注入的濃度和能量約為大于1×1013cm3和約1.5Mev。或者，通過注入，然后在襯底表面上生長外延層，從而形成掩埋阱。授予Bronner等人的美國專利5250829介紹了這種技術(shù)，這里引用作參考。
一般基層疊層407形成于襯底表面上?；鶎盈B層例如包括基層氧化層404和拋光停止層405。拋光停止層用作隨后工藝的拋光或腐蝕停止層，例如可以包括氮化物?；鶎盈B層還包括硬掩模層406，一般包括TEOS。硬掩模層也可以用如BSG等其它材料。利用常規(guī)的光刻技術(shù)構(gòu)圖硬掩模層，以限定將形成溝槽409的區(qū)域。溝槽409包括位于其上部的軸環(huán)468。
參見圖4B，在溝槽中軸環(huán)之下的部分淀積外延層465。外延層摻雜有如P或As等n型摻雜劑。在一個實施例中，對氧化物選擇性地形成外延層。這種技術(shù)稱為選擇外延生長(SEG)。例如在1990年的Lattice Press的第2卷中Wolf的“SiliconProcessing for the VLSiEra”中介紹了SEG，這里引用作參考。SEG在暴露的硅上形成外延。結(jié)果，外延形成于溝槽下部的暴露側(cè)壁上，同時作為掩模的軸環(huán)和基層疊層防止了外延生長于其上。
在一個實施例中，利用快速熱化學(xué)汽相淀(RTCVD)淀積外延層。也可以采用其它化學(xué)汽相淀積技術(shù)淀積該外延層。用如四氯化硅(SiCl4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)和硅烷等不同硅源或前體生長外延。氫(H2)用作稀釋劑，或用氯化氫(HCl)增強(qiáng)外延生長的選擇性。
在一個實施例中，在外延生長期間用摻雜劑現(xiàn)場摻雜外延層?，F(xiàn)場摻雜是通過在生長期間向反應(yīng)器中流入摻雜劑實現(xiàn)的。例如，在反應(yīng)器中引入PH3(P源)或AsH3(As源)，以提供n摻雜外延層。也可以采用p型外延層。B2H6用作p型外延層的p型摻雜劑源。這種p型外延層可用于P溝道陣列器件。為了實現(xiàn)一般約為5-50nm/分鐘的相當(dāng)高生長速率，淀積溫度在約850-1050℃之間。自然，可以改變該溫度，從而實現(xiàn)所要求的更高或更低的生長速率。通過改變外延形成期間HCl和H2的流量和/或壓力控制選擇性。
掩埋極板的摻雜劑濃度取決于設(shè)計要求。例如，由于厚于空間電荷區(qū)的高摻雜掩埋極板可以在存在電壓偏置時有效地防止電流，所以希望提供這種掩埋極板。摻雜劑濃度從約1×1018-1×1021cm-3。一般摻雜劑濃度約為1×1019-1×1020cm-3。
掩埋層的厚度取決于設(shè)計要求和摻雜劑濃度。一般厚約1-10nm。外延層的最小所需厚度反比于其中摻雜劑的濃度。濃度越高，最小所需厚度越薄。相反，濃度越低，最小所需厚度越厚。在外延層的摻雜劑濃度為約4×1019cm-3時，極板的厚度約為4nm。如果摻雜劑濃度降低約10個百分點(diǎn)，則外延極板的厚度約為40nm或更厚。
在某些實施例中，在襯底和更重?fù)诫s的外延掩埋極板之間提供未摻雜或輕摻雜(p-)的外延間隔層。在使用p+襯底時，外延間隔層特別有用。間隔層可以提高n+外延掩埋極板和p+襯底之間摻雜劑的隔離性。間隔層的厚度例如約1-10nm。
在圖4C中，在晶片的表面之上形成介質(zhì)層464，覆蓋包括軸環(huán)和外延掩埋極板的溝槽的內(nèi)部。介質(zhì)層用作節(jié)點(diǎn)介質(zhì)，隔開電容器的各電極。在一個實施例中，介質(zhì)層包括氮化物/氧化物(NO)膜疊層。例如通過淀積氮化物層形成NO膜疊層。采用在FTP設(shè)備中的CVD淀積該氮化層。氮化層的厚度一般約為5nm。然后在約900℃的溫度下氧化氮化層，以使之致密。氧化工藝的結(jié)果是形成具有與氮化層基本相同厚度或厚度稍有增大的NO層。利用NO層可以提高節(jié)點(diǎn)介質(zhì)的質(zhì)量。也可用例如氧化物、氧氮化物、氧化物/氮化物/氧化物(ONO)、氧化物/氮化物/氧化物/氮化物(ONON)或氮化物/氧化物/氮化物/氧化物(NONO)等其它介質(zhì)膜或膜疊層。
在晶片的表面上淀積多晶硅層461，填充溝槽并覆蓋基層疊層。例如利用CVD淀積多晶硅。如圖所示，多晶硅層是保形的。多晶硅層被n型摻雜劑如P和As現(xiàn)場摻雜。在一個實施例中，多晶硅層摻雜有As。多晶硅層中As的濃度約為1×1019cm-3-1×1020cm3。摻雜多晶硅用作電容器的節(jié)點(diǎn)電極。
參見圖4D，利用化學(xué)機(jī)械拋光(CMP)拋光多晶硅層?；鶎油Ｖ箤?05用作CMP停止層，用于在拋光達(dá)到氮化物層停止拋光。結(jié)果，去掉了覆蓋基層疊層(包括硬掩模層406)的過量多晶硅，留下氮化層405和溝槽多晶硅之間的基本平坦的表面，以便于隨后的處理。在某些實施例中，在該工藝流程前先去掉硬掩模。
平面化了晶片表面后，例如利用反應(yīng)離子腐蝕(RIE)給溝槽中的摻雜多晶硅461開凹槽，以形成掩埋連接條。在一個實施例中，多晶硅凹到硅表面之下約100nm。該凹槽暴露軸環(huán)468的上部。一般利用濕法腐蝕去掉軸環(huán)的暴露部分。濕法腐蝕過腐蝕了軸環(huán)，使其凹到了多晶硅的表面之下。一般過腐蝕使得軸環(huán)凹到多晶硅之下約50nm。
在襯底上淀積多晶硅層462，覆蓋氮化層，并填充溝槽的凹下部分。一般多晶硅層是本征或未摻雜的多晶硅層。也可以用非晶硅填充溝槽。層462也可以是摻雜的，以減小電阻率，這取決于設(shè)計要求。將多晶硅層向下平面化到氮化層。平面化后，溝槽中的多晶硅例如凹到襯底表面以下約50nm，形成掩埋連接條462。在上述的例子中，掩埋連接條462厚約10nm。自然，可以使不同的凹槽最佳化，以形成如設(shè)計要求所規(guī)定的掩埋連接條。
在圖4E中，限定DRAM單元的有源區(qū)。在襯底表面上淀積抗反射涂層(ARC)，覆蓋氮化層和連接條。ARC用于提高限定有源區(qū)(AA)的光刻工藝的分辨率。在ARC層上形成抗蝕層，用作AA腐蝕的掩模。然后用常規(guī)光刻工藝限定有源區(qū)。然后例如利用RIE各向異性腐蝕單元的非有源區(qū)，在其中形成淺溝槽479。非有源區(qū)是將形成STI的區(qū)域。
如圖所示，非有源區(qū)與溝槽的一部分重疊，切掉了部分連接條。該重疊留下了一部分掩埋連接條，允許電流在存儲節(jié)點(diǎn)和節(jié)點(diǎn)結(jié)之流動。一般STI重疊約溝槽寬度的一半。STI的深度低于掩埋連接條，以防止相鄰單元之間條到條的漏電。STI的深度在硅表面下約0.25微米。
腐蝕了非有源區(qū)后，去掉抗蝕層和ARC層。為確保沒有殘留的抗蝕層或ARC，進(jìn)行清洗步驟。為防止氧擴(kuò)散到硅和多晶硅側(cè)壁中，提供氮化物襯里481，以保護(hù)非有源區(qū)。一般在形成氮化物襯里之前，在暴露的硅上熱生長鈍化氧化物。例如利用低壓化學(xué)汽相淀積(LPCVD)形成氮化物襯里。氮化物襯里形成于襯底表面之上，覆蓋氮化層和非有源STI區(qū)。
在襯底表面上形成介質(zhì)材料，介質(zhì)材料例如包括SiO2。在一個實施例中，介質(zhì)材料是TEOS。介質(zhì)層的厚度應(yīng)足以填充非有源區(qū)。拋光襯底表面，以便基本上平面化STI和氮化物的上表面。
參見圖4F，然后例如利用濕法化學(xué)腐蝕去掉基層氮化物層。濕法腐蝕對氧化物有選擇性。此時，也利用對硅有選擇性的濕法腐蝕去掉基層氧化物。去掉了基層氧化物后，在晶片的表面上形成氧化層。該氧化層稱為“柵損耗層”，用作隨后注入的掩蔽氧化物。
為了限定DRAM單元的N溝道存取晶體管的p型阱430的區(qū)域，在氧化物層上淀積抗蝕層，并適當(dāng)?shù)貥?gòu)圖，以暴露p阱區(qū)。如圖所示，在阱區(qū)中注入如硼(B)等p型摻雜劑。摻雜劑注入的深度應(yīng)足以防止穿通，并減小薄層電阻。摻雜劑的分布設(shè)計成實現(xiàn)所要求的電特性，例如柵閾值電壓(Vt)。
此外，還形成n溝道支持電路的p阱。關(guān)于互補(bǔ)金屬氧化物硅(CMOS)器件的互補(bǔ)阱，形成n型阱(n阱)。限定和形成n阱需要另外的光刻和注入步驟。由于有p阱，設(shè)計n阱的分布，以實現(xiàn)所需的電特性。形成阱后，去除柵損耗層。
形成柵氧化層411并構(gòu)圖，以覆蓋要形成晶體管的區(qū)域。為了形成晶體管，然后在襯底表面上形成如多晶硅415(其可以包括如WSix等硅化物，其中x＝2-3)和氮化物層416。然后，構(gòu)圖這些層，以形成DRMA單元晶體管410的柵疊層。通常在溝槽上面形成跨越柵疊層420，并用溝槽上的STI和氧化物將它們隔離。通過注入如P或As等n型摻雜劑形成擴(kuò)散區(qū)413和414。在一個實施例中，P摻雜劑注入到源和漏區(qū)。注入的劑量和能量選擇為使摻雜劑的分布能夠?qū)崿F(xiàn)所需要的電特性。為了改善擴(kuò)散區(qū)的擴(kuò)散及與柵的對準(zhǔn)，可以使用氮化物間隔層(未示出)。為了將晶體管連接到溝槽，通過穿過連接條462向外擴(kuò)散摻雜劑來形成節(jié)點(diǎn)結(jié)425。
在晶片表面上形成介質(zhì)層489，并平面化，以覆蓋柵和襯底表面。介質(zhì)層例如包括BPSG。也可以用其它介質(zhì)層。在介質(zhì)層489之前形成包括氮化物的襯里層417，用作形成無邊界接觸開口的腐蝕停止層。如圖所示，腐蝕無邊界接觸開口483，以暴露擴(kuò)散區(qū)413。然后用如n+摻雜多晶硅或其它導(dǎo)電材料等導(dǎo)電材料填充接觸開口，于其中形成接觸栓塞。代表位線485的金屬層形成于介質(zhì)層上，以通過接觸栓塞與擴(kuò)散區(qū)接觸。
或者，用表面連接條代替掩埋連接條。利用表面連接條不需要為形成如圖4D所示的掩埋連接條而給多晶硅開凹槽。形成連接電容器與晶體管的表面連接條的技術(shù)是公知的，這里不再說明。
圖5a-c展示了在形成外延掩埋極板之前形成軸環(huán)的工藝。題為“TRENCHCAPACITOR WITHISOLATION COLLAR”(attomey docket number 98 P7491)的同時申請的美國專利申請USSN＿中介紹了這種工藝，這里引用作參考。如圖5a所示，提供半導(dǎo)體襯底501。該襯底例如包括硅。在一個實施例中，襯底是p-/p+外延襯底(p-外延部分503和p+襯底)?；蛘撸r底是p-襯底。也可以采用其它類型的襯底。襯底可以包括掩埋阱570。在襯底的表面上的是基層疊層507，包括如基層氧化物、基層氮化物、和硬掩模等不同基層。構(gòu)圖基層疊層，以限定將利用RIE形成溝槽509的區(qū)域。用損耗材料511如多晶硅或非晶硅填充溝槽。也可以采用在高達(dá)1050-1100℃時也穩(wěn)定的其它損耗材料。
淀積介質(zhì)層567，給溝槽的側(cè)壁和損耗材料的表面作襯里。介質(zhì)層例如包括氧化物，用作軸環(huán)氧化物。在一個實施例中，首先生長薄熱氧化層，然后于其上淀積TEOS層，形成介質(zhì)層。氧化層的厚度例如為5-10nm，軸環(huán)厚約20-50nm。或者，介質(zhì)層包括熱氧化物。以在介質(zhì)層上形成氮化物襯里。可以用用作軸環(huán)的其它類型的介質(zhì)。
參見圖5B，腐蝕軸環(huán)開口，以暴露損耗材料511。利用如RIE等各向異性腐蝕對軸環(huán)開口。RIE還從表面基層疊層和開口402的底部去掉了介質(zhì)層，留下了硅側(cè)壁上的介質(zhì)層，以形成軸環(huán)468。如圖所示，給開口402的溝槽側(cè)壁作襯里的介質(zhì)層的上部由于RIE的侵蝕變?yōu)殄F形。然而，由于軸環(huán)隨后將凹到襯底表面以下，超過錐形的頂點(diǎn)，錐形不會對軸環(huán)的功能有反面影響。
參見圖5C，例如利用濕法腐蝕去掉損耗材料511，以暴露溝槽下部的溝槽側(cè)壁。如圖4A-F所示繼續(xù)該工藝。
或者，利用LOCOS氧化形成軸環(huán)。例如美國專利5656535中介紹了LOCOS氧化技術(shù)，這里引用作參考。在這種技術(shù)中，在形成了溝槽后，淀積氮化層。氮化層給溝槽側(cè)壁作襯里。氮化層的厚度足以保護(hù)溝槽側(cè)壁不被氧化。一般氮化層厚約50埃。然后淀積抗蝕層，并使之凹下到約軸環(huán)的底部，以暴露溝槽上部的氮化層。濕法腐蝕去掉暴露的氮化層。去除抗蝕層，留下溝槽底部和襯里的氮化層。然后采用LOCOS氧化，在溝槽的上部暴露的溝槽側(cè)壁上形成氧化物軸環(huán)。LOCOS軸環(huán)的厚度例如約為20-30nm。如圖4a-f所示繼續(xù)該工藝。
圖6A-C展示了在形成外延掩埋極板之前形成軸環(huán)的另一工藝。如圖6a所示，提供半導(dǎo)體襯底601。該襯底例如包括硅。襯底例如可以是p-/p+外延襯底(p-外延部分603和p+襯底604)。襯底還可以是如p-襯底等其它類型的襯底。襯底包括掩埋阱670。在襯底的表面上的是基本疊層607，包括如基層氧化物、基層氮化物、和硬掩模等不同基層。構(gòu)圖基層疊層，以限定將利用RIE形成溝槽509的區(qū)域。
然后，例如利用反應(yīng)離子腐蝕(RIE)，腐蝕限定的區(qū)域，以在基層疊層中形成開口，從而暴露襯底。腐蝕暴露的襯底到限定到約軸環(huán)底部的深度，從而形成溝槽608。在一個實施例中，開口608腐蝕到深約1-1.5微米。自然，這個深度可以根據(jù)設(shè)計要求改變。
淀積介質(zhì)層667，給溝槽側(cè)壁和溝槽底部作襯里。介質(zhì)層例如包括氧化物，用作軸環(huán)氧化物。在一個實施例中，首先生長厚約5-10nm的薄熱氧化層，然后于其上淀積TEOS層，從而形成介質(zhì)層。軸環(huán)的厚度一般約為20-50nm?；蛘撸橘|(zhì)層包括熱氧化物，可以在介質(zhì)層上形成氮化物襯里。可以用用作軸環(huán)的其它類型的介質(zhì)。
參見圖6B，腐蝕軸環(huán)開口，以在溝槽608的底面暴露襯底。利用如RIE等各向異性腐蝕對軸環(huán)開口，RIE還從表面基層疊層和溝槽608的底部去掉了介質(zhì)層，留下了殘留于硅側(cè)壁上的介質(zhì)層，以形成軸環(huán)668。如圖所示，給開口608的溝槽側(cè)壁作襯里的介質(zhì)層的上部由于RIE的侵蝕變?yōu)殄F形。然而，由于軸環(huán)隨后將凹到襯底表面以下，超過錐形的頂點(diǎn)，錐形不會對軸環(huán)的功能有反面影響。
參見圖6C，進(jìn)行RIE。RIE腐蝕溝槽底部的暴露襯底表面，延伸其深度。RIE腐蝕襯底以形成溝槽609的底部669。溝槽一般在襯底表面以下約6-8微米。自然，溝槽的深度取決于設(shè)計要求及處理能力。形成了溝槽后，可以去掉硬掩模層。硬掩模層一般利用濕法腐蝕去掉?；蛘?，可以在該工藝流程之后去掉硬掩模層。如圖4a-F所示繼續(xù)該工藝。
盡管結(jié)合不同實施例具體展示和介紹了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員應(yīng)認(rèn)識到，在不脫離本發(fā)明范圍的情況下，可以對發(fā)明做出改形和改變。溝槽電容器可以形成有表面連接條及其它單元，或可以采用位線構(gòu)形，這僅是舉例說明。因此，本發(fā)明的范圍不能結(jié)合上述說明限定，而是參考所附權(quán)利要求書及其等效物的所有范圍限定。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括溝槽電容器，其中溝槽電容器包括給氧化物軸環(huán)以下的溝槽側(cè)壁的下部作襯里的外延層，所說氧化物軸環(huán)給溝槽的上部作襯里。
全文摘要
一種在溝槽的下部有外延層的溝槽電容器。該外延層可以是摻雜的,以用作掩埋極板。
文檔編號H01L21/8242GK1244040SQ9910597
公開日2000年2月9日 申請日期1999年4月1日 優(yōu)先權(quán)日1998年4月6日
發(fā)明者M·施雷姆斯 申請人:西門子公司