專利名稱：半導(dǎo)體存儲(chǔ)器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器及其方法，尤其是由SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)組成的半導(dǎo)體存儲(chǔ)器和其制造方法。
已知的作為一種LSI(大規(guī)模集成電路)的存儲(chǔ)器通常分為SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)和DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。這些存儲(chǔ)器的大多數(shù)是由MOS(金屬氧化物半導(dǎo)體)晶體管組成，因?yàn)镸OS晶體管在集成方面是優(yōu)越的。
在這種情況下，SRAM與DRAM相比具有快的操作速度。因此，SRAM被廣泛地使用，例如，用作特別需要高速操作的緩沖存儲(chǔ)器。
SRAM基本上是由觸發(fā)器電路組成的。在這樣一種觸發(fā)器電路中，通過(guò)使用一對(duì)驅(qū)動(dòng)MOS晶體管將輸入電極和輸出電極相互連接，而且一負(fù)載裝置(即工作裝置)被連接到輸出電極。
SRAM通常被分為CMOS(互補(bǔ)金屬氧化半導(dǎo)體)型和高阻負(fù)載型。在這種情況下，在CMOS型中，MOS晶體管是被用作觸發(fā)器電路的負(fù)載，而在高阻型中，一高阻薄膜，例如多晶硅，被用作負(fù)載裝置。
根據(jù)這樣一種結(jié)構(gòu)，用于選擇地址的MOS晶體管分別連接到一對(duì)輸出電極。從而構(gòu)成一存儲(chǔ)單元。
在MOS型SRAM中，一個(gè)存儲(chǔ)單元是由六個(gè)MOS晶體管構(gòu)成的。因此，一個(gè)存儲(chǔ)器單元在半導(dǎo)體基片上有一較大占用面積。
相比較，在高阻型SRAM中，一個(gè)存儲(chǔ)器單元是由四個(gè)MOS晶體管構(gòu)成，而高阻薄膜是形成在MOS晶體管的上部。從而，在高阻型SRAM中能夠減少單元的面積。
同時(shí)，當(dāng)在高阻型SRAM中減少單元面積時(shí)，具有多晶硅組成的高阻負(fù)載裝置的存儲(chǔ)器單元必須是在一限定的空間內(nèi)由一疊層結(jié)構(gòu)構(gòu)成。因此，存儲(chǔ)器的結(jié)構(gòu)明顯地變得復(fù)雜，而且生產(chǎn)步驟也增加。
為解決這樣一個(gè)問(wèn)題，在日本專利申請(qǐng)?zhí)亻_平7-302847中公布了一特定的SRAM。在這種SRAM中，一存儲(chǔ)器單元是由一對(duì)驅(qū)動(dòng)MOS晶體管和用于選擇地址的一對(duì)MOS晶體管組成。
在這種情況下，每一驅(qū)動(dòng)MOS晶體管是由一N型MOS晶體管構(gòu)成，而用于選擇地址的每一MOS晶體管是由P型MOS晶體管構(gòu)成。根據(jù)這個(gè)結(jié)構(gòu)，沒有任何一個(gè)負(fù)載被連接于每一驅(qū)動(dòng)MOS晶體管的輸出節(jié)點(diǎn)。
在這種存儲(chǔ)器單元中，通常連接到驅(qū)動(dòng)MOS晶體管的輸出節(jié)點(diǎn)的負(fù)載是不必要的。因此存儲(chǔ)器單元的結(jié)構(gòu)不會(huì)復(fù)雜。制造步驟能夠簡(jiǎn)化。
然而，當(dāng)上述的常規(guī)SRAM操作時(shí)，必須要有一中間電位。因此，需要包括電源電位(Vcc)和地電位(Vss)的三種電位。
具體地說(shuō)，如前面所述，在常規(guī)的SRAM中器件是不需要的。因此，在等待操作中，為了選擇作為負(fù)載裝置的地址必須使MOS晶體管工作。
為此目的，通過(guò)將分閾值電流流入MOS晶體管補(bǔ)償電消除用于選擇地址。為了產(chǎn)生分閾值電流，中間電位被加到MOS晶體管用于選擇地址。
因此，除了常規(guī)SRAM中所需的第一和第二兩種電位(即，電源電位和地電位)之外，必須設(shè)置或備有第三電位(即，中間電位)。
這種裝置必須配備新的電源電路。因此，SRAM的外圍電路變得復(fù)雜。此外，用于產(chǎn)生中間電位的電路在等待狀態(tài)通常也增加了消耗電流(即，待機(jī)電流)。
本發(fā)明的目的是提供一種半導(dǎo)體存儲(chǔ)器件，它能夠在不需要負(fù)載裝置的狀態(tài)下，在不使供電結(jié)構(gòu)復(fù)雜和沒有增加等待電流的情況下維持存儲(chǔ)單元的數(shù)據(jù)信號(hào)；以及制造這種半導(dǎo)體存儲(chǔ)器件的方法。
根據(jù)本發(fā)明，半導(dǎo)體存儲(chǔ)器具有第一和第二位線和一字線。
此外，該存儲(chǔ)器件還包括用于驅(qū)動(dòng)的一第一MIS(金屬絕緣體半導(dǎo)體)晶體管。在此情況下，第一MIS晶體管具有一第一輸入電極和一第一輸出電極，并具有第一導(dǎo)電類型和第一閾值電壓。
此外，該存儲(chǔ)器件還包括用于驅(qū)動(dòng)的一第二MIS晶體管。在此情況下，第二MIS晶體管具有一第二輸入電極和一第二輸出電極，并具有第一導(dǎo)電類型和第一閾值電壓。
在此，第一輸入電極與第二輸出電極連接，而第二輸入電極與第一輸出電極連接。
此外，該存儲(chǔ)器件還包括用于驅(qū)動(dòng)的一第三MIS晶體管。在此情況下，第三MIS晶體管是連接在第一位線和第一輸出電極之間，并具有一第三輸入電極和具有第二導(dǎo)電類型和第二閾值電壓。
在此，第三輸入電極與字線連接，而第二導(dǎo)電類型是與第一導(dǎo)電類型相反的導(dǎo)電類型。
此外，該存儲(chǔ)器件包括用于選擇地址的一第四MIS晶體管。在此情況下，第四MIS晶體管是連接在第二位線和第二輸出電極之間，并具有一第四輸入電極和具有第二導(dǎo)電類型和一第二閾值電壓。在此，第四輸入電極連接到字線。
根據(jù)這個(gè)結(jié)構(gòu)，第一閾值電壓大于第二閾值電壓。
每個(gè)第一和第二MIS晶體管包括一溝道區(qū)。此外，在該溝道區(qū)上設(shè)置一閾值電壓設(shè)定層。在這種情況中，通過(guò)該閾值電壓設(shè)定層，第一閾值電壓被設(shè)定為大于第二閾值電壓。在此，閾值電壓設(shè)定層包括第二導(dǎo)電類型的雜質(zhì)。
此外，每個(gè)第一和第二MIS晶體管具有第一漏電流，而每一第二和第三MIS晶體管具有第二漏電流。在這種情況下，第二漏電流大于第一漏電流。
因此，在等待過(guò)程中，當(dāng)提供了電源電位時(shí)，分閾值電流流過(guò)每個(gè)所述的第一和第二MIS晶體管。
例如，第一導(dǎo)電型是N型，而第二導(dǎo)電型是P型。
更具體地說(shuō)，在沒有任何負(fù)載裝置的SRAM的存儲(chǔ)單元中，由N型MOS晶體管組成的每個(gè)驅(qū)動(dòng)MOS晶體管的閾值電壓Vthn被設(shè)定為大于由P型MOS晶體管組成的用于選擇地址的每個(gè)MOS晶體管的閾值電壓Vthp。
因此，通過(guò)使用兩種電位(正常電源電位和地電位)而不使用第三電位，即可保持存儲(chǔ)單元的數(shù)據(jù)信號(hào)。
換句話說(shuō)，通過(guò)滿足上述的關(guān)系(Vthn＞Vthp)，用于選擇地址的每一MOS晶體管的漏電流Ilp變?yōu)榇笥诿恳或?qū)動(dòng)MOS晶體管的漏電流Iln。
因此，在等待操作過(guò)程中，當(dāng)電源電位被加到用于選擇地址的每一MOS晶體管的柵極時(shí)，可以通過(guò)將分閾值電流引入每個(gè)驅(qū)動(dòng)MOS晶體管來(lái)補(bǔ)償電荷的消除。
因此，每個(gè)驅(qū)動(dòng)MOS晶體管的輸出節(jié)點(diǎn)可以保持在電源電位。所以，因?yàn)榇鎯?chǔ)器單元的電荷消除可以如前所述的補(bǔ)償，數(shù)據(jù)信號(hào)則得以保持。
此外，如上所述，通過(guò)只使用兩種電位而使第三種電位變成不必要的。因此，SRAM的外圍電路不會(huì)變復(fù)雜。
因此，在無(wú)需負(fù)載裝置的狀態(tài)下，該半導(dǎo)體存儲(chǔ)器件能夠在不增加電源結(jié)構(gòu)的復(fù)雜性和不增加等待電流的情況下保持存儲(chǔ)單元中的數(shù)據(jù)信號(hào)。


圖1示出了一常規(guī)半導(dǎo)體存儲(chǔ)器件的電路圖；圖2示出了一常規(guī)半導(dǎo)體存儲(chǔ)器件的電路圖；圖3示出了一常規(guī)半導(dǎo)體存儲(chǔ)器件的電路圖；圖4是本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)的一平面圖；圖5是圖4中所示的半導(dǎo)體存儲(chǔ)器件沿X-X線的一剖視圖；圖6是圖4中所示的半導(dǎo)體存儲(chǔ)器件沿Y-Y線的一剖視圖；圖7是本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造沿X-X線的一剖視圖；圖8示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖9示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖10示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖11示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖12示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖13示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖14示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖15示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖16示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖17示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖18示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖19示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖20示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖21示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖22示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖23示出了本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造方法的步驟圖；圖24示出了N型MOS晶體管的閾值電壓和靜態(tài)噪音余量之間關(guān)系的一特性圖；圖25示出了P型MOS晶體管的閾值電壓和靜態(tài)噪音余量之間關(guān)系的一特性圖；圖26是本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器的外圍電路的結(jié)構(gòu)的電路圖；圖27是圖26所示的外圍電路的工作波形圖；圖28是本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)的平面圖；圖29是圖28中所示的半導(dǎo)體存儲(chǔ)器件沿X-X線的一剖視圖；圖30是圖28中所示的半導(dǎo)體存儲(chǔ)器件沿Y-Y線的一剖視圖。
為了更好的理解本發(fā)明，首先參照?qǐng)D1至圖3描述常規(guī)的半導(dǎo)體存儲(chǔ)器。該半導(dǎo)體存儲(chǔ)器件等效于前面例子所述的常規(guī)存儲(chǔ)器件。
在圖1中，通過(guò)使用一對(duì)驅(qū)動(dòng)MOS晶體管51和52將輸入電極和輸出電極相互連接，負(fù)載裝置53和54(即，工作裝置)連接到每一輸出電極。在CMOS型SRAM中，MOS晶體管53和54被用作觸發(fā)電路的負(fù)載裝置。
根據(jù)這個(gè)結(jié)構(gòu)，用于選擇地址的MOS晶體管57和58分別與一對(duì)輸出電極連接。從而構(gòu)成一存儲(chǔ)單元。
在此，每一MOS晶體管51和52是由N型MOS晶體管構(gòu)成，而每一負(fù)載裝置53和54是由P型MOS晶體管構(gòu)成。每一MOS晶體管57和58是由N型MOS晶體管構(gòu)成。
在圖2中，通過(guò)使用一對(duì)驅(qū)動(dòng)MOS晶體管51和52將輸入電極和輸出電極相互連接，負(fù)載裝置55和56耦合連接到輸出電極。在高阻負(fù)載型SRAM中，一高阻薄膜，如多晶硅膜被用作各個(gè)負(fù)載裝置55和56。
根據(jù)這個(gè)結(jié)構(gòu)，用于選擇地址的MOS晶體管57和58分別與一對(duì)輸出電極連接。從而構(gòu)成一存儲(chǔ)單元。
在此，每一MOS晶體管51和52是由N型MOS晶體管構(gòu)成，而每一MOS晶體管57和58是由P型MOS晶體管構(gòu)成。
在CMOS型SRAM中，一個(gè)存儲(chǔ)單元是由六個(gè)MOS晶體管構(gòu)成，如圖1所示。因此，在半導(dǎo)體基片上一個(gè)存儲(chǔ)單元具有一較大的占用面積。
相反，在高阻型SRAM中，一個(gè)存儲(chǔ)單元是由四個(gè)晶體管構(gòu)成的，如圖2所示。雖然如圖2所示在高阻型SRAM中存儲(chǔ)單元面積被減小，但是必須在有限的空間內(nèi)由疊層結(jié)構(gòu)形成具有高阻負(fù)載器件的存儲(chǔ)單元。因此，存儲(chǔ)器結(jié)構(gòu)顯然變得復(fù)雜，而且生產(chǎn)步驟也增加。
為解決這樣一個(gè)問(wèn)題，在日本專利特開平7-302847中公布了一種特殊的SRAM。
在這個(gè)SRAM中，一存儲(chǔ)單元是由一對(duì)驅(qū)動(dòng)MOS晶體管61和62，以及一對(duì)用于地址的MOS晶體管63和64構(gòu)成，如圖3所示。
在此情況下，每一驅(qū)動(dòng)MOS晶體管61和62是由N型MOS晶體管構(gòu)成，而每一MOS晶體管63和64是由P型MOS晶體管構(gòu)成。
在此，參考號(hào)65a和65b代表位線，而參考號(hào)66代表字線。此外，參考號(hào)67表示電源(Vcc)，參考號(hào)68和69表示通道晶體管。
根據(jù)這個(gè)結(jié)構(gòu)，沒有任何負(fù)載連接到各個(gè)驅(qū)動(dòng)MOS晶體管的輸出節(jié)點(diǎn)。
在這個(gè)存儲(chǔ)單元中，負(fù)載裝置變成不必要的。從而存儲(chǔ)單元的結(jié)構(gòu)不會(huì)變得復(fù)雜。制造步驟可以減少。
然而圖3所示的常規(guī)SRAM需要中間電位。因此，需要有包括電源電位(Vcc)和地電位(Vss)的三種電位。
具體地說(shuō)，如前面所述，在圖3所示的常規(guī)的SRAM中器件負(fù)載裝置是不需要的。因此，在等待操作中，不需要使作為負(fù)載裝置的MOS晶體管63和64工作。
為此目的，通過(guò)將分閾值電流引入每個(gè)MOS晶體管63和64補(bǔ)償電消除。為了產(chǎn)生分閾值電流，中間電位被加到MOS晶體管63和64。
因此，除了圖3所示常規(guī)SRAM中所需的第一和第二兩種電位(即，電源電位和地電位)之外，必須設(shè)置或備有第三電位(即，中間電位)。
考慮到上述問(wèn)題，本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器件，它能夠在不需要負(fù)載電阻的狀態(tài)下，在不使電源結(jié)構(gòu)復(fù)雜的和不增加等待電流的情況下保持存儲(chǔ)單元中的數(shù)據(jù)。
參照?qǐng)D4至圖6，將描述本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器單元。
在所示出的半導(dǎo)體存儲(chǔ)器件中，如圖1至3所示，在由硅單晶構(gòu)成的P型半導(dǎo)體基片中形成一N型阱2n。在這種情況下，在P型半導(dǎo)體基片1中，用于選擇地址的一對(duì)MOS晶體管5和6設(shè)置在N型阱2n內(nèi)，而一對(duì)驅(qū)動(dòng)MOS晶體管3和4被設(shè)置在一P阱2p內(nèi)。
在此，每一MOS晶體管5和6是由P型MOS晶體管構(gòu)成，而每一驅(qū)動(dòng)MOS晶體管3和4是由N型MOS晶體管構(gòu)成。此時(shí)，MOS晶體管3、4和MOS晶體管5、6構(gòu)成了具有圖3所示相同結(jié)構(gòu)的存儲(chǔ)器單元。
每個(gè)驅(qū)動(dòng)MOS晶體管3和4有一N型源區(qū)7和一N型漏區(qū)(漏極區(qū)域)8。在這種情況下，N型源區(qū)(源極區(qū)域)7是由N型區(qū)7a和N+型區(qū)7b組成，而N型漏區(qū)8是由N型區(qū)8a和N+型區(qū)8b組成。
此外，柵極10是通過(guò)一柵極隔離膜9，如氧化膜(SiO2)，而設(shè)置于N型源區(qū)7和N型漏區(qū)8之間P型半導(dǎo)體基片1的表面上。
而且，柵極氧化膜9和柵極10的側(cè)面敷有一隔離膜間隔層11，例如氧化膜。在此，為了方便起見，在圖5中只畫出了一個(gè)MOS晶體管3。
在另一方面，用于選擇地址的每個(gè)MOS晶體管5和6有一P型源區(qū)13和一P型漏區(qū)14。在這種情況下，P型源區(qū)13是由P型區(qū)13a和P+型區(qū)13b組成，而P型漏區(qū)14是由P型區(qū)14a和P+型區(qū)14b組成。
此外，柵極16是通過(guò)一柵極隔離膜15，如氧化膜，而設(shè)置于P型源區(qū)13和P型漏區(qū)14之間N型阱2n的表面上。
而且，柵極氧化膜15和柵極16的側(cè)面敷有一隔離膜間隔物17，例如氧化膜。在此，為了方便起見，在圖6中只畫出了一個(gè)MOS晶體管5。
在此情況下，柵極16是在N型阱2n的上表面延伸以構(gòu)成一字線。此外，每個(gè)N型區(qū)7a和8a和P型區(qū)13a和14a構(gòu)成一LDD(輕摻雜漏極)區(qū)。
在P型半導(dǎo)體基片1和lN型阱2n之間設(shè)置了一器件隔離溝19。因此，N型MOS晶體管3、4和P型晶體管5、6被電隔離。
在此情況下，器件隔離溝19是通過(guò)在經(jīng)刻蝕而在半導(dǎo)體基片1的表面上形成的溝中埋置如氧化膜等絕緣體構(gòu)成。
柵極10和16的表面敷有一層第一層間隔離膜20。在此，第一層間隔離膜20由氧化膜經(jīng)CVD方法制作形成，該膜可以為BSG(硼硅酸鹽玻璃)膜、PSG(二氧磷基硅酸鹽玻璃)膜、以及BPSG(硼二氧磷基硅酸鹽玻璃)膜和類似膜。
連接孔21a和22a形成在第一層間隔離膜20中每個(gè)MOS晶體管3、4的N型源區(qū)7和每一MOS晶體管5、6的P型源區(qū)13的表面。在此情況下，在連接孔21a和22a中形成鎢(W)插塞23a和24a(源極)。
同樣，連接孔21a和22a形成在第一層間隔離膜20中每個(gè)MOS晶體管3、4的N型漏區(qū)8和每一MOS晶體管5、6的P型漏區(qū)14的表面。在此情況下，在連接孔21a和22a中形成鎢(W)插塞23b和24b(漏極)。
鎢插塞23a和23b和鎢插塞24a和24b的表面敷有一層第二層間隔離膜26。在此，第二層間隔離膜20由氧化膜經(jīng)CVD方法制作形成，該膜可以為BSG膜、PSG膜、以及BPSG膜和類似膜。此時(shí)，在第二層間隔離膜26中形成通孔27a和27b。
此時(shí)，在通孔27a中形成鎢插塞23a以便與鎢插塞28a接觸，同時(shí)在通孔27b中形成鎢插塞28b以便與鎢插塞24a接觸。
此外，在第二層間隔離膜26上形成提供地電位的第一金屬布線29a以便與鎢插塞28a接觸。并且，在第二層間隔離膜26上形成層間布線29b以便與鎢插塞28b接觸。
第一布線29a的表面敷有一層第三層間隔離膜30。在此情況下，第三層間隔離膜30由氧化膜經(jīng)CVD方法制作形成，該膜可以為BSG膜、PSG膜、以及BPSG膜和類似膜。
此外，在第三層間隔離膜30中形成通孔31。在通孔31中形成一鎢通插塞32以便與層間布線29b接觸。而且，在第三層間隔離膜30上形成構(gòu)成位線的第二金屬布線33以便于鎢通插塞32接觸。
在此情況下，設(shè)置一對(duì)驅(qū)動(dòng)MOS晶體管3、4和用于選擇地址的一對(duì)MOS晶體管，致使流動(dòng)電流的方向基本上是相互垂直的。
此外，以基本為矩形的形狀形成包括N型源極和漏區(qū)7、8和P型源極和漏區(qū)13、14的這些有源區(qū)(激活區(qū))，它們構(gòu)成了各N型MOS晶體管3、4和各P型MOS晶體管5、6。
在此，由N型MOS晶體管組成的每個(gè)驅(qū)動(dòng)MOS晶體管3、4的閾值電壓Vthn在絕對(duì)值上被設(shè)定為大于由P型MOS晶體管組成的用于選擇地址的每個(gè)MOS晶體管5、6的閾值電壓Vthp(即，Vthn＞Vthp)。這種關(guān)系是通過(guò)在各MOS晶體管3、4的溝道區(qū)形成閾值電壓調(diào)節(jié)層34實(shí)現(xiàn)的，如圖5所示。
為此目的，事先將P型雜質(zhì)離子注入或摻入N型半導(dǎo)體基片1的表面。從而，在制造MOS晶體管3和4的過(guò)程中，閾值電壓滿足上述的關(guān)系。
通過(guò)設(shè)定或調(diào)節(jié)MOS晶體管3和4的閾值電壓，在沒有負(fù)載裝置的SRAM中，在沒有兩種電位(電源電位和地電位)之外的第三電位的情況下可以保留在存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)信號(hào)。
換句話說(shuō)，通過(guò)滿足上述的關(guān)系MOS晶體管5和6的漏電流Ilp變成大于每個(gè)驅(qū)動(dòng)MOS晶體管3,4的漏電流Iln(即，Ilp＞Iln)。
因此，在待機(jī)操作中，當(dāng)每個(gè)MOS晶體管5和6的柵極被加上電源電勢(shì)時(shí)，通過(guò)將分閾值電流流入每一MOS晶體管5,6能夠補(bǔ)償電荷的消除。
其次，每個(gè)驅(qū)動(dòng)MOS晶體管3,4的每個(gè)輸出節(jié)點(diǎn)能夠保持到電源電位。因此，如前面所述的由于存儲(chǔ)單元的電荷消失可以得到補(bǔ)償，所以可以保持?jǐn)?shù)據(jù)信號(hào)。
此外，一外圍電路設(shè)置在由驅(qū)動(dòng)MOS晶體管3,4和MOS晶體管5和6組成的存儲(chǔ)單元周圍。在此情況下，該外圍電路是由N型M0S晶體管和P型MOS晶體管組成。
在這種外圍電路中，N型MOS晶體管和P型MOS晶體管的閾值電壓是基本上一致的，以滿足高速工作和在待機(jī)操作中的低等待電流。
在此應(yīng)注意到，由N型MOS晶體管組成的每一驅(qū)動(dòng)MOS晶體管3,4的閾值電壓設(shè)置為大于外圍電路中的N型MOS晶體管的閾值電壓。
下面將參照?qǐng)D7至圖23描述制造此種半導(dǎo)體存儲(chǔ)器的方法。
首先，如圖7所示，用熱氧化方法在P型半導(dǎo)體基片1上淀積膜厚15nm的氧化膜36。在此情況下，預(yù)先在半導(dǎo)體基片1中形成一器件隔離溝槽19。在此，應(yīng)注意到存儲(chǔ)單元是形成在半導(dǎo)體基片1的中心部分的基線的右側(cè)區(qū)，而外圍電路形成在中心部分的基線的左側(cè)區(qū)。
然后，用光刻膠膜37掩蓋住用于形成存儲(chǔ)單元中的P型MOS晶體管的區(qū)域和用于形成外圍電路中形成P型MOS晶體管的區(qū)域，該存儲(chǔ)單元中的P型MOS晶體管構(gòu)成了用于選擇存儲(chǔ)單元中地址的各MOS晶體管5,6。
然后，用約120KeV(千電子伏特)的能量和4×1012/cm2(平方厘米)的劑量注入作為P型雜質(zhì)的硼(B)。此后，用約30KeV的能量和5×1012/cm2的劑量注入作為P型雜質(zhì)的硼(B)以形成P型阱2p。
然后，如圖8所示，用光刻膠膜38掩蓋住用于在P型半導(dǎo)體基片1中形成N型MOS晶體管的區(qū)域。
然后，用約300KeV的能量和4×1012/cm2的劑量注入作為N型雜質(zhì)的磷(P)。此后，用約100KeV的能量和5×1012/cm2的劑量注入作為N型雜質(zhì)的砷(As)以形成N型阱2n。
在此情況下，P型阱2p和N型阱2n的雜質(zhì)濃度被選擇為致使在每個(gè)阱2p和2n中形成的P型MOS晶體管和N型MOS晶體管的閾值電壓基本相互一致。
接下來(lái)，用光刻膠膜39掩蓋住除了在P型半導(dǎo)體基片1中用于形成存儲(chǔ)單元的一對(duì)驅(qū)動(dòng)MOS晶體管3,4的區(qū)域之外的整個(gè)表面，如圖9所示。
然后，用約30KeV的能量和2×1012/cm2的劑量摻入作為P型雜質(zhì)的硼。因此，硼只被預(yù)先注入用于形成構(gòu)成對(duì)晶體管3,4的N型MOS晶體管的區(qū)域。
接著，用于在后面的步驟中形成N型MOS晶體管3、4的閾值電壓(Vthn)被設(shè)置為或調(diào)節(jié)為大于用于選擇地址構(gòu)成每個(gè)MOS晶體管5、6的P型MOS晶體管的閾值電壓(Vthn)。
然后，除去光刻膠膜39，如圖10所示。此后，使用CVD方法在氧化膜36上淀積膜厚約200nm的多晶硅膜。
接著使用光刻制版方法通過(guò)除去不需要的部分形成N型MOS晶體管的柵極10和P型MOS晶體管的柵極16。
然后，如圖11所示，用光刻膠膜40掩蓋住用于在P型半導(dǎo)體基片1中形成P型MOS晶體管的區(qū)域。
然后，用約20KeV的能量和2×1013/cm2的劑量摻入作為N型雜質(zhì)的砷以形成N型源區(qū)7a和N型漏區(qū)8a。在此，N型源區(qū)7a和N型漏區(qū)8a變成LDD區(qū)。這些區(qū)域7a和8a是以使用柵極10作為掩膜的自校準(zhǔn)的方式形成的。
接著，如圖12所示，用光刻膠膜41掩蓋住用于在P型半導(dǎo)體基片1中形成N型MOS晶體管的區(qū)域。
然后，用約10KeV的能量和1×1013/cm2的劑量摻入作為P型雜質(zhì)的硼氟化物以形成P型源區(qū)13a和P型漏區(qū)14a。在此，P型源區(qū)13a和P型漏區(qū)14a變成LDD區(qū)。這些區(qū)域13a和14a是以使用柵極16作為掩膜的自校準(zhǔn)的方式形成的。
然后，除去光刻膠膜41，如圖13所示。此后，用CVD方法在整個(gè)表面上形成一隔離膜，例如氧化膜。
接著使用光刻制版方法通過(guò)除去不需要的部分形成柵極隔離膜9、柵極10、柵隔離膜15和柵極16。此外，在柵極10和16的側(cè)面形成隔離膜間隔11和17。
在此，各隔離膜間隔11和17用于保護(hù)柵隔離膜9和15并減少在柵區(qū)與源/漏區(qū)之間形成的隔離電容。
然后，如圖14所示，用光刻膠膜42掩蓋住用于在P型半導(dǎo)體基片1中形成P型MOS晶體管的區(qū)域。
然后，用約50KeV的能量和3×1015/cm2的劑量摻入作為N型雜質(zhì)的砷以在N型MOS晶體管的柵極10兩側(cè)形成N+型源區(qū)7b和N+型漏區(qū)8b。因此，分別形成了作為有源區(qū)的構(gòu)成N型源區(qū)7a和N+型源區(qū)7b的N型源區(qū)7，以及構(gòu)成N型漏區(qū)8a和N+型漏區(qū)8b的N型漏區(qū)8。
然后，如圖15所示，用光刻膠膜43掩蓋住用于在P型半導(dǎo)體基片1中形成N型MOS晶體管的區(qū)域。
然后，用約5KeV的能量和3×1015/cm2的劑量摻入作為P型雜質(zhì)的硼以在P型MOS晶體管的柵極16兩側(cè)形成P+型源區(qū)13b和P+型漏區(qū)14b。因此，分別形成了作為有源區(qū)的構(gòu)成P型源區(qū)13a和P+型源區(qū)14b的P型源區(qū)13，以及構(gòu)成P型漏區(qū)13a和P+型漏區(qū)14b的P型漏區(qū)14。
接著，除去光刻膠膜43，如圖16所示。其次，在P型半導(dǎo)體基片1的存儲(chǔ)單元中形成用于選擇地址的一對(duì)驅(qū)動(dòng)MOS晶體管3、4和一對(duì)MOS晶體管5、6。這里應(yīng)注意到，為了方便起見在圖16中僅畫出了一個(gè)N型MOS晶體管和P型MOS晶體管。
同樣，在外圍電路形成N型MOS晶體管4 5和P型MOS晶體管46。
接著，如圖17所示，在P型源區(qū)13的P+型源區(qū)13b的表面形成開口部分。此后，在整個(gè)表面上淀積一第一層間隔離膜20。在此，是使用由CVD方法制成的氧化膜形成第一層間隔離膜20，例如，BSG膜、PSG膜和BPSG膜。
接著，如圖18所示，在每個(gè)MOS晶體管5、6的P型源區(qū)13的表面和P型漏區(qū)14的表面上形成接觸孔22a、22b。雖然接觸孔21a、21b(圖5中所示)是同時(shí)形成在每個(gè)MOS晶體管3、4的N型源區(qū)7的表面和N型漏區(qū)8的表面上，為方便起見在圖18中省略了對(duì)它們的描述。
然后，用約20KeV的能量和5×1014/cm2的劑量摻入作為P型雜質(zhì)的BF2以便為P型源區(qū)13和P型漏區(qū)14形成高濃度接觸區(qū)。
然后，如圖19所示，用光刻膠膜44掩蓋住用于在P型半導(dǎo)體基片1中形成P型MOS晶體管的區(qū)域。
然后，用約40KeV的能量和2×1015/cm2的劑量摻入作為N型雜質(zhì)的磷以便在N型晶體管3、4的N型源區(qū)7的表面和N型漏區(qū)8的表面形成接觸區(qū)。
雖然在接觸孔21a、21b中摻入離子，為方便起見在圖19中省略了對(duì)接觸區(qū)的描述。
在這種情況下，在此步驟中磷的劑量高于在圖18中所示的步驟中硼的劑量。因此，在硼完全補(bǔ)償?shù)臈l件下，形成具有高濃度的N型接觸區(qū)。
然后，用CDV方法在第一層間隔離膜20的每個(gè)接觸孔22a、22b中埋入W(鎢)以形成W插塞24a、24b，如圖20所示。
接著，如圖21所示，在整個(gè)表面上淀積一層第二層間隔離膜26。在此，應(yīng)注意到，是使用由CVD方法制成的氧化膜形成第二層間隔離膜26，例如，BSG膜、PSG膜和BPSG膜。此后，使用光刻制版方法形成通孔27a、27b。接著，用CVD方法在每個(gè)通孔27a、27b中埋入鎢以形成各鎢插塞28a、28b。
接著，如圖22所示，用CVD方法在整個(gè)表面上淀積一層鎢膜。此后，使用光刻制版方法除去不需要的部分。從而，分別形成第一金屬布線29a和中間布線29b。
在此應(yīng)注意到第一金屬布線29a提供地電位以便與鎢插塞28a接觸，而中間布線29b用于通過(guò)位線連接各鎢插塞28b。
接著，用CVD方法在整個(gè)表面上形成第三中間隔離膜30，如圖23所示。在此，應(yīng)注意到，是使用由CVD方法制成的氧化膜形成第三層間隔離膜30，例如，BSG膜、PSG膜和BPSG膜。此后，形成通孔31。
接著，用CVD方法在通孔31中埋入鎢以形成與中間布線29b接觸的鎢插塞32。
然后，形成構(gòu)成位線的第二金屬布線33以便與在第三層間隔離膜30上的鎢通插塞32接觸。因此，完成了第一實(shí)施例的半導(dǎo)體存儲(chǔ)器。
同時(shí)，有兩種方法以滿足上述的關(guān)系(即，Vthn＞Vthp)。
在第一種方法中，預(yù)先將硼注入到用于形成組成驅(qū)動(dòng)MOS晶體管3、4的N型MOS晶體管的區(qū)域，以形成閾值電壓設(shè)置層34，如圖9所示。因此，N型MOS晶體管的閾值電壓(Vthn)增加。
在第二種方法中，預(yù)先將硼注入到構(gòu)成用于選擇地址的MOS晶體管5、6的P型MOS晶體管的形成區(qū)域。因此，P型MOS晶體管的閾值電壓(Vthp)降低。
上述的第一和第二方法獲得的存儲(chǔ)單元的靜態(tài)噪音余量特性如圖3、24和25所示。
在圖24中，橫坐標(biāo)軸代表組成驅(qū)動(dòng)MOS晶體管3、4的N型MOS晶體管的閾值電壓，而縱坐標(biāo)表示靜態(tài)噪音余量。在這種情況下，閾值電壓被設(shè)置為約4.0伏。
在圖25中，橫坐標(biāo)軸代表組成用于選擇地址的MOS晶體管5、6的P型MOS晶體管的閾值電壓，而縱坐標(biāo)表示靜態(tài)噪音余量，如圖24中那樣。在這種情況下，閾值電壓被設(shè)置為約4.0伏。
在圖24和25中，驅(qū)動(dòng)MOS晶體管3、4的溝道寬度和用于選擇地址的MOS晶體管5、6的溝道寬度之間的比率在特性A中被設(shè)定為1∶1。另一方面，在特性B中比率被設(shè)定為2∶1。每個(gè)圖(圖24、25)表示特性B比特性A具有更高的靜態(tài)噪音余量。
在這種情況下，存儲(chǔ)單元的面積是受溝道寬度的影響。如前面所述的，當(dāng)溝道寬度的比率設(shè)置為1∶1時(shí)，存儲(chǔ)單元的面積是可以設(shè)計(jì)為最小。然而，當(dāng)其比率較大時(shí)，驅(qū)動(dòng)MOS晶體管3、4的面積必須設(shè)計(jì)的較大。因此存儲(chǔ)單元的面積明顯增加。
通常需要保持300mV或更高的靜態(tài)噪音余量，以防止在大量生產(chǎn)存儲(chǔ)單元的情況下產(chǎn)量降低。
然而，應(yīng)認(rèn)識(shí)到，即使如圖23和25所示的特性那樣溝道寬度設(shè)置為1∶1，如果Vthn和Vthp之間的絕對(duì)值的差是0.5V或更小(即，Vthn-Vthp＜0.5伏，存儲(chǔ)單元將沒有穩(wěn)定性問(wèn)題。
為進(jìn)一步保持存儲(chǔ)單元的穩(wěn)定性，需要保持類似與特性B的狀態(tài)。具體地說(shuō)，需要驅(qū)動(dòng)MOS晶體管3、4的溝道寬度設(shè)置的較大(即，為用于選擇地址的MOS晶體管5、6的1.5至2.0倍)。
然而，即使范圍設(shè)置到0.7至2.0倍，也能得到實(shí)際的效果。因此，在存儲(chǔ)單元的穩(wěn)定性和單元面積之間存在權(quán)衡關(guān)系。因此需要根據(jù)應(yīng)用情況選擇適當(dāng)?shù)臏系缹挾群烷撝惦妷骸?br> 此外，如果驅(qū)動(dòng)MOS晶體管3、4的閾值電壓被設(shè)置比用于選擇地址的MOS晶體管5、6的閾值電壓大0.1至0.6伏，也能獲得適當(dāng)?shù)男Ч?br> 在上述的閾值電壓內(nèi)，驅(qū)動(dòng)MOS晶體管3、4的截止電流被設(shè)置為比用于選擇地址的MOS晶體管5、6的截止電流小一位至五位數(shù)，這是在二者比較截止電流的情況下。
換句話說(shuō)，在驅(qū)動(dòng)MOS晶體管3、4的源極和柵極具有基本上相同的電位時(shí)，如果流動(dòng)的漏極電流被設(shè)置為是用于選擇地址的MOS晶體管5、6的截止電流的1/10至1/100000，能夠獲得適合的效果。
此外，通過(guò)將圖24和25相比，可以發(fā)現(xiàn)前者比后者具有相對(duì)高的靜態(tài)噪音余量。
同時(shí)，在將來(lái)邏輯產(chǎn)品(例如，具有0.25微米或更小柵極長(zhǎng)度)將被更進(jìn)一步地小型化。在這種邏輯電路中，外圍電路趨于具有相對(duì)低的閾值電壓(例如0.4V或更小)。
考慮到這個(gè)問(wèn)題，存儲(chǔ)單元具有較高的靜態(tài)噪音余量以穩(wěn)定地操作存儲(chǔ)單元是有利的。因此，需要通過(guò)使用上述的第一種方法增加N型MOS晶體管的閾值電壓(Vthn)，以滿足上面所述的關(guān)系。
圖26所示的外圍電路包括一寫入部分47、一存儲(chǔ)單元70、一位線預(yù)充電部分48，以及讀出放大器49。在這種情況下，寫入部分47將數(shù)據(jù)信號(hào)寫入存儲(chǔ)單元70。當(dāng)所有的與位線連接的存儲(chǔ)單元70是在非選擇狀態(tài)時(shí)，位線預(yù)充電部分48向位線提供電源電位。
此外，讀出放大器49放大從存儲(chǔ)單元70中讀出的數(shù)據(jù)信號(hào)并向總線傳送放大的數(shù)據(jù)信號(hào)。
在這種情況下，寫入部分47由一反相器50和傳輸門Q4和Q5組成，傳輸門Q4和Q5均是由N型MOS晶體管構(gòu)成。位線預(yù)充電部分48由傳輸門Q1至Q3組成，傳輸門Q1至Q3均是由P型MOS晶體管構(gòu)成。
在此情況下，每個(gè)傳輸門晶體管Q1至Q3用于完全地傳送電源電位到位線。因此，當(dāng)使用N型MOS晶體管時(shí)，在柵極和源極之間沒有電位差。所以，由N型MOS晶體管組成的傳輸門不能執(zhí)行上述的功能。
讀出放大器49是由一放大電路構(gòu)成，例如，電流/鏡象型放大器。此外，構(gòu)成外圍電路的每個(gè)晶體管具有前面所述的相同的閾值電壓。而且，電源電壓被設(shè)置為2.5伏。
下面將參照?qǐng)D27所示的工作波形對(duì)外圍電路的操作做一描述。
在寫操作中，通過(guò)降低位線的另一電位將存儲(chǔ)單元70的數(shù)據(jù)信號(hào)反向。在讀操作中給到位線的信號(hào)被讀出放大器49放大，并被提供到總線，這是因?yàn)樵诘碗娢粋?cè)的信號(hào)沒有降低到地電位。這是因?yàn)槲痪€預(yù)充電部分48的傳輸門Q1至Q3均是由P型MOS晶體管構(gòu)成的。
在圖27中，水平軸表示時(shí)間，垂直軸表示電壓(伏特)。此外，所有信號(hào)幅度顯示越1.8伏。
在圖27中，操作是按預(yù)充電、“0”寫入、預(yù)充電、“0”寫入、預(yù)充電、“1”寫入、預(yù)充電、“1”寫入的順序進(jìn)行的。
首先，在預(yù)充電期間，給預(yù)充電信號(hào)PDL一“高(電位)”，而且一對(duì)雙位線變成電源電位。此外，給寫入控制信號(hào)WS一“低(電位)”，給字線SWL一“高”。在這種情況下，寫入部分47和存儲(chǔ)單元70與位線分隔開。
在寫操作中，PDL變成“高”，且位線預(yù)充電部分與電源分隔開。同時(shí)，字線為“低”，存儲(chǔ)單元70與位線連接。WS變成“高”。
因此，作為輸入信號(hào)IN的一信號(hào)通過(guò)MOS晶體管Q5傳輸?shù)轿痪€和存儲(chǔ)單元70，而反相的信號(hào)通過(guò)MOS晶體管Q4傳輸?shù)轿痪€和存儲(chǔ)單元70。
在讀操作期間，PDL變成“高”，且位線與位線預(yù)充電部分48分隔開。同時(shí)，字線為“低”，特定的存儲(chǔ)單元被選擇并且與位線連接。這個(gè)操作是與寫操作相同的。
然而，WS被保持在“高”。因此，在寫入部分47分離開的情況下，存儲(chǔ)單元70的電位被輸出到位線。
具體地說(shuō)，另一位線通過(guò)在存儲(chǔ)單元70中的驅(qū)動(dòng)MOS晶體管連接到地電位，其中的驅(qū)動(dòng)MOS晶體管是處于導(dǎo)通狀態(tài)。此時(shí)，在低電位側(cè)的位線電位沒有被降到地電位，如圖27中的波形所示。
這是因?yàn)榇鎯?chǔ)單元的字線是由P型MOS晶體管構(gòu)成的。在此情況下，因?yàn)榛パa(bǔ)的信號(hào)被讀放大器49放大并且被輸出到數(shù)據(jù)總線，所以不會(huì)發(fā)生任何問(wèn)題。
在上述的所有操作中，在存儲(chǔ)單元中的連接點(diǎn)對(duì)的每一電位被保持為在電源電位和地電位之間的一全幅度的信號(hào)。從而，可以獲得對(duì)軟錯(cuò)誤的足夠的抵抗能力。
在這個(gè)例子的存儲(chǔ)單元中，需要預(yù)充電操作以一恒定的周期進(jìn)行，如圖27中的波形所示。此原因?qū)⒃谙旅娼忉尅?br> 即，當(dāng)寫或讀操作繼續(xù)時(shí)，因?yàn)榱硪晃痪€的電位變?yōu)榈陀陔娫措娢唬耘c同一位線連接的非選擇單元的“高”(其被連接到其他位線)不能夠保持。
尤其是，當(dāng)寫狀態(tài)持久地繼續(xù)時(shí)，與低電位側(cè)的位線連接的非選擇單元的“高”電位被用于選擇地址的MOS晶體管5、6的漏電流降低。結(jié)果，所有的單元數(shù)據(jù)信號(hào)可能被破壞。
在這種情況下，在存儲(chǔ)單元中的連接點(diǎn)的各電位經(jīng)同時(shí)預(yù)充電被恢復(fù)。所以，需要工作周期的一半時(shí)間對(duì)應(yīng)于預(yù)充電時(shí)間。
按照此實(shí)施例的上述結(jié)構(gòu)，在沒有驅(qū)動(dòng)器件的SRAM的存儲(chǔ)單元中，由N型MOS晶體管構(gòu)成的各驅(qū)動(dòng)MOS晶體管3、4的閾值電壓Vthn被設(shè)置為大于用于選擇地址的由P型MOS晶體管構(gòu)成的各MOS晶體管5、6的閾值電壓。
因此，通過(guò)使用無(wú)第三電位的兩種電位(常規(guī)電源電位和地電位)就可以保持存儲(chǔ)單元的數(shù)據(jù)信號(hào)。
即，通過(guò)滿足前面所述的關(guān)系(Vthn＞Vthp)，用于選擇地址的各MOS晶體管5、6的漏電流Ilp變成大于各驅(qū)動(dòng)MOS晶體管3、4的漏電流Iln。即，可以滿足關(guān)系(Ilp＞Iln)。
因此，在等待操作期間，當(dāng)電源電位加到用于選擇地址的各MOS晶體管5、6的柵極時(shí)，由流入各MOS晶體管5、6的分閾值電流可以補(bǔ)償電荷的消失。
所以，每個(gè)驅(qū)動(dòng)MOS晶體管3、4的輸出節(jié)點(diǎn)可以保持在電源電位。結(jié)果，如前面所述的，因?yàn)榇鎯?chǔ)單元的電荷消失可以得到補(bǔ)償，所以數(shù)據(jù)信號(hào)能夠保持。
然而，如前面所述的，只需要使用兩種電位，而不需要第三種電位。所以，外圍電路不會(huì)變復(fù)雜。
下面將參照?qǐng)D28至30描述本發(fā)明的第二實(shí)施例的一半導(dǎo)體存儲(chǔ)器單元。
在第二實(shí)施例的半導(dǎo)體存儲(chǔ)器中，驅(qū)動(dòng)MOS晶體管和用于選擇地址的MOS晶體管的結(jié)構(gòu)變?yōu)榕c第一實(shí)施例不同。
如在圖28至30所示的，N型源區(qū)107和漏區(qū)108(即，有源區(qū))是直線串聯(lián)地設(shè)置在P型半導(dǎo)體基片1上。在這種情況下，N型源區(qū)107和漏區(qū)108組成了一對(duì)驅(qū)動(dòng)MOS晶體管103、104，它們是由N型MOS晶體管構(gòu)成。
在另一方面，P型源區(qū)113和漏區(qū)114(即，有源區(qū))平行排列在P型半導(dǎo)體基片1上。在此情況下，P型源區(qū)113和漏區(qū)114組成了用于選擇地址的一對(duì)MOS晶體管105、106，它們是由P型MOS晶體管構(gòu)成。
尤其是，如前面所述，為驅(qū)動(dòng)MOS晶體管的103和104的有源區(qū)的N型源區(qū)107和漏區(qū)108被設(shè)置在一直線上。因此，可以非常對(duì)稱的設(shè)置一對(duì)驅(qū)動(dòng)MOS晶體管103和104。
所以，它們的特性能夠做到基本上一致。因此可以防止確定存儲(chǔ)單元特性的驅(qū)動(dòng)MOS晶體管103、104的特性的變化。
柵極10通過(guò)W插塞23b與為驅(qū)動(dòng)MOS晶體管103、104的漏極的N型漏區(qū)8連接。此外，柵極10通過(guò)W插塞24b與為MOS晶體管105、106的漏極的P型漏區(qū)14連接。
然而，驅(qū)動(dòng)MOS晶體管104的漏極連接點(diǎn)通過(guò)由W和類似物質(zhì)形成的局部布線25在W插塞23a、23b和W插塞24a、24b與用于選擇地址的MOS晶體管105的漏極連接點(diǎn)連接。
此外，局部布線25還與驅(qū)動(dòng)MOS晶體管103的漏極連接點(diǎn)和用于選擇地址的MOS晶體管106的漏極連接點(diǎn)連接，作為與上層金屬布線的接合。
在此情況下，局部布線25的表面覆蓋有第二層間隔離膜26，該膜是用采用CVD方法形成的氧化膜構(gòu)成的，如BSG膜、PSG膜和BPSG膜。
第二實(shí)施例除了上述的結(jié)構(gòu)之外與第一實(shí)施例類似。因此，在圖28至30中對(duì)與圖4至7中相對(duì)應(yīng)的部分采用了相同的標(biāo)號(hào)。并在第二實(shí)施例中略去了對(duì)相同部分的描述。
如上所述，在第二實(shí)施例中可以得到與第一實(shí)施例基本相同的效果。
此外，按照第二實(shí)施例可以形成一對(duì)特性不會(huì)變化的驅(qū)動(dòng)MOS晶體管。
在本發(fā)明結(jié)合實(shí)施例公布的同時(shí)，對(duì)于本領(lǐng)域的熟練者來(lái)說(shuō)是有可能將本發(fā)明以不同的形式實(shí)施的。
例如，晶體管不限于MOS晶體管，可以是MIS晶體管。這種MIS晶體管可以用氮化物或氧化物和氮化物的雙層膜取代氧化物構(gòu)成。
此外，每個(gè)半導(dǎo)體區(qū)或半導(dǎo)體基片的導(dǎo)電類型可以在N型和P型之間倒換。即，驅(qū)動(dòng)MOS晶體管可以是由P型MOS晶體管構(gòu)成，同時(shí)用于選擇地址的MOS晶體管可以由N型MOS晶體管構(gòu)成。
在此情況下，驅(qū)動(dòng)MOS晶體管的輸出節(jié)點(diǎn)被保持在地電位，以保留存儲(chǔ)單元中的數(shù)據(jù)信號(hào)。
然而，用于設(shè)定MOS晶體管的閾值電壓的方法不限于上面實(shí)施例所述的情況，可以根據(jù)需要修改。
權(quán)利要求
1．一種具有第一和第二位線以及一字線的半導(dǎo)體存儲(chǔ)器，其特征在于包括用于驅(qū)動(dòng)的一第一MIS晶體管，第一MIS晶體管具有一第一輸入電極和一第一輸出電極，并具有第一導(dǎo)電類型和第一閾值電壓；用于驅(qū)動(dòng)的一第二MIS晶體管，第二MIS晶體管具有一第二輸入電極和一第二輸出電極，并具有第一導(dǎo)電類型和第一閾值電壓，第一輸入電極與第二輸出電極連接，而第二輸入電極與第一輸出電極連接；用于驅(qū)動(dòng)的一第三MIS晶體管，第三MIS晶體管是連接在第一位線和第一輸出電極之間，并具有一第三輸入電極和具有第二導(dǎo)電類型和第二閾值電壓，第三輸入電極與字線連接，而第二導(dǎo)電類型是與第一導(dǎo)電類型相反的導(dǎo)電類型；以及用于選擇地址的一第四MIS晶體管，第四MIS晶體管是連接在第二位線和第二輸出電極之間，并具有一第四輸入電極和具有第二導(dǎo)電類型和第二閾值電壓，第四輸入電極連接到字線，第一閾值電壓大于第二閾值電壓。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于每個(gè)所述的第一和第二MIS晶體管包括一溝道區(qū)，在該溝道區(qū)上設(shè)置一閾值電壓設(shè)定層，以及通過(guò)所述的閾值電壓設(shè)定層使第一閾值電壓被設(shè)定為大于第二閾值電壓。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于所述的閾值電壓設(shè)定層包括第二導(dǎo)電類型的雜質(zhì)。
4.根據(jù)權(quán)利要求1所述的裝置，其特征在于第一閾值電壓大于第二閾值電壓的值是在0.1至0.6伏的范圍內(nèi)。
5.根據(jù)權(quán)利要求1所述的裝置，其特征在于每個(gè)所述的第一和第二MIS晶體管具有第一漏電流，每個(gè)所述的第二和第三MIS晶體管具有第二漏電流，以及第二漏電流大于第一漏電流。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于在等待過(guò)程中，當(dāng)提供了電源電位時(shí)，分閾值電流流過(guò)每個(gè)所述的第一和第二MIS晶體管。
7.根據(jù)權(quán)利要求1所述的裝置，其特征在于每個(gè)所述的第一和第二MIS晶體管具有第一截止電流，每個(gè)所述的第二和第三MIS晶體管具有第二截止電流，以及第二截止電流與第一截止電流的差是在1/10至1/100000之間的范圍內(nèi)。
8.根據(jù)權(quán)利要求1所述的裝置，其特征在于每個(gè)所述的第一和第二MIS晶體管具有第一溝道寬度，每個(gè)所述的第三和第四MIS晶體管具有第二溝道寬度，以及第一溝道寬度大于第二溝道寬度是在0.7至2.0倍之間的范圍內(nèi)。
9.根據(jù)權(quán)利要求1所述的裝置，其特征在于第一導(dǎo)電型是N型，而第二導(dǎo)電型是P型。
10.根據(jù)權(quán)利要求9所述的裝置，其特征在于當(dāng)數(shù)據(jù)信號(hào)被保留時(shí)，電源電位被提供到每個(gè)所述的第三和第四MIS晶體管。
11.根據(jù)權(quán)利要求1所述的裝置，其特征在于第一導(dǎo)電型是P型，而第二導(dǎo)電型是N型。
12.根據(jù)權(quán)利要求10所述的裝置，其特征在于當(dāng)數(shù)據(jù)信號(hào)被保留時(shí)，地電位被提供到每個(gè)所述的第三和第四MIS晶體管。
13.根據(jù)權(quán)利要求1所述的裝置，其特征在于還包括具有第五MIS晶體管和第六MIS晶體管的一外圍電路，所述第五MIS晶體管具有第一導(dǎo)電類型和第三閾值電壓，所述第六MIS晶體管具有第二導(dǎo)電類型和第四閾值電壓，第三閾值電壓基本上等于第四閾值電壓。
14.根據(jù)權(quán)利要求13所述的裝置，其特征在于第一閾值電壓高于第三和第四閾值電壓。
15.根據(jù)權(quán)利要求1所述的裝置，其特征在于第一電流以第一方向流過(guò)每個(gè)第一和第二MIS晶體管，以及第二電流以第二方向流過(guò)每個(gè)第三和第四MIS晶體管，第一方向是與第二方向基本上垂直的。
16.根據(jù)權(quán)利要求1所述的裝置，其特征在于所述的第一、第二、第三和第四MIS晶體管中的每一個(gè)都具有一有源區(qū)，所述的有源區(qū)是以基本上為矩形的形狀形成的。
17.根據(jù)權(quán)利要求1所述的裝置，其特征在于所述的第一和第二MIS晶體管具有第一有源區(qū)，所述的第三和第四MIS晶體管具有第二有源區(qū)，所述的第一有源區(qū)是串聯(lián)設(shè)置的，所述的第二有源區(qū)是并行設(shè)置的。
18.一種制造具有基片的半導(dǎo)體存儲(chǔ)器的方法，其特征在于包括如下步驟在所述的基片上形成第一導(dǎo)電型的一第一阱；在所述的第一阱中形成用于選擇地址的一對(duì)第一MIS晶體管，所述第一MIS晶體管具有第二導(dǎo)電類型和第一閾值電壓，在所述的基片上形成第二導(dǎo)電型的第二阱，第二導(dǎo)電類型是與第一導(dǎo)電類型相反的；在所述的第二阱中形成用于驅(qū)動(dòng)的一對(duì)第二MIS晶體管，所述第二MIS晶體管具有第一導(dǎo)電類型和第二閾值電壓；以及在所述第二MIS晶體管的溝道區(qū)形成閾值電壓設(shè)置層；通過(guò)所述的閾值電壓設(shè)置層第二閾值電壓被調(diào)節(jié)為大于閾值電壓。
19.根據(jù)權(quán)利要求18所述的方法，其特征在于所述的閾值電壓設(shè)置層是通過(guò)在所述的溝道區(qū)注入第二導(dǎo)電型的雜質(zhì)離子形成的。
20.根據(jù)權(quán)利要求18所述的方法，其特征在于所述的基片是第二導(dǎo)電型的。
21.根據(jù)權(quán)利要求18所述的方法，其特征在于第一導(dǎo)電型是N型，第二導(dǎo)電型是P型。
全文摘要
在SRAM存儲(chǔ)器中,由N型MOS晶體管構(gòu)成的每個(gè)驅(qū)動(dòng)MOS晶體管的閾值電壓(Vthn)被設(shè)置為大于由P型MOS晶體管構(gòu)成的用于選擇地址的每個(gè)MOS晶體管的閾值電壓(Vthp)。
文檔編號(hào)H01L21/8244GK1233077SQ99105830
公開日1999年10月27日 申請(qǐng)日期1999年4月20日 優(yōu)先權(quán)日1998年4月20日
發(fā)明者野田研二 申請(qǐng)人:日本電氣株式會(huì)社